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    邏輯電路包括一輸入端、一輸出端、一電性連接輸入端和輸出端的主邏輯電路部、及一電性連接輸入端和主邏輯電路部的開關元件。另外，開關元件之第一端係電性連接輸入端，開關元件之第二端係電性連接包括在主邏輯電路部中的至少一電晶體之閘極，且開關元件係一種具有在截止狀態下之每微米通道寬度之洩漏電流小於或等於1×10-17A的電晶體。
    公开号:TW201308895A
    申请号:TW101115376
    申请日:2012-04-30
    公开日:2013-02-16
    发明作者:Yusuke Sekine
    申请人:Semiconductor Energy Lab；
    IPC主号:H03K19-00
    专利说明:
    邏輯電路及半導體裝置
    本發明係關於一種包括如電晶體之半導體元件的邏輯電路。本發明又關於一種包括邏輯電路的半導體裝置。
    本說明書中的半導體裝置係指所有能利用半導體特性來運作的裝置；各包括半導體電路之具有邏輯電路的半導體電路及如光電裝置和發光顯示裝置的電子裝置皆係為半導體裝置。
    包括使用Si晶圓或SOI(絕緣層上覆矽)基板形成的電晶體之一般電路可藉由微製造以低電壓來運作，且因此電路(以及包括電路的半導體裝置)具有低功率耗損。
    用來進行算術處理的邏輯電路係當供應電力(電源為ON)時運作，且當停止供應電源(電源為OFF)時停止運作。在邏輯電路中，當電源為OFF時，則會抹除在電源為OFF之前正在進行的處理之內容。
    例如，有一種邏輯電路係作為包括用來儲存邏輯狀態的循序電路之邏輯電路，如暫存器電路、閂鎖電路、或正反器電路，此邏輯電路中，有一虛擬電力線和一虛擬接地線係設置在實際電力線和實際接地線之間，一p通道電晶體係設置在實際電力線和虛擬電力線之間，一n通道電晶體係設置在實際接地線和虛擬接地線之間，且循序電路係設置在虛擬電力線和虛擬接地線之間(參見專利文件1)。邏輯電路能以p通道電晶體和n通道電晶體週期地重覆打開和關閉之方式來運作，以便防止資料無法保持在邏輯電路中。
    此外，邏輯電路可藉由使用包括n通道電晶體和p通道電晶體的CMOS電路來組態，然而，在此情況下，截止電流會因為微製造MOS電晶體而增加。於是，會有在非運作週期中增加功率耗損的問題(在待命模式中的功率耗損，以下亦稱為待命電力)。例如，在具有通道長度縮減為大約0.1μm以下的矽MOS電晶體中，即便當使用源極電位作為參考電位時施加到閘極的電壓(此電壓亦稱為Vgs)小於臨界電壓，源極和汲極之間的電流值也不會變成零。在本說明書中，當電晶體之Vgs小於其臨界電壓時，在源極和汲極之間流動的電流便稱為截止電流。
    為了防止由於截止電流而增加待命電力，已提出一種使用開關電晶體的技術(參見專利文件2)。專利文件2所揭露之技術如下：在電源和CMOS電路之間設置具有比CMOS電路更低的截止電流之開關電晶體；當CMOS不運作時(當CMOS電路不處於運作中時)關閉開關電晶體，以便減少待命電力。 〔參考〕 〔專利文件〕
    〔專利文件1〕日本公開專利申請案第H09-064715號
    〔專利文件2〕日本公開專利申請案第2008-219882號
    然而，如專利文件1所揭露之技術中，當除了實際電力線和實際接地線以外又設置虛擬電力線和虛擬接地線時，且當形成相對導電型的電晶體時，會增加用來製造邏輯電路的步驟數量且電晶體在邏輯電路中佔用較大的面積；因此，上述技術並不適用於微製造邏輯電路。
    再者，如專利文件2所揭露之技術中，為了供應足夠的電流給CMOS電路且使CMOS電路能安全運作，當設置開關電晶體時，開關電晶體之通道寬度必須等於或大於包括在CMOS電路中的電晶體之通道寬度。因此，對於製造過程而言，很難藉由使開關電晶體之通道寬度小於包括在積體電路中的電晶體之通道寬度來抑制開關電晶體本身的截止電流。
    基於上述，本發明之一實施例的一目標在於提出一種適用於微製造的邏輯電路，且其中在算術處理期間關閉電源時，仍能保持當關閉電源之前的電位輸入。另一目標在於提出一種包括邏輯電路的半導體裝置。
    本發明之一實施例如下：在設置於高電位端電源電位線和低電位端電源電位線之間且包括一或更多輸入端及一或更多輸出端的邏輯電路中，具有極低之截止電流的開關元件(例如，電晶體)係設置在電流路徑(亦稱為洩漏路徑)上，其會降低輸入至邏輯電路的電位或藉由算術處理所得之電位，使得即使在關閉邏輯電路的電源之後，仍保持輸入電位或由算術處理所得之電位。
    本發明之一實施例係一種邏輯電路，包括一輸入端、一輸出端、一電性連接輸入端和輸出端的主邏輯電路部、及一電性連接輸入端和主邏輯電路部的開關元件。另外，開關元件之第一端係電性連接輸入端，開關元件之第二端係電性連接包括在主邏輯電路部中的至少一電晶體之閘極，且開關元件係為在截止狀態下之每微米通道寬度之洩漏電流小於或等於1×10-17A的電晶體。
    根據本發明之另一實施例，上述邏輯電路可包括複數個輸入端。在此例中，設置複數個開關元件，使得複數個開關元件之數量與複數個輸入端之數量相同。另外，複數個開關元件之各者之第一端係電性連接複數個輸入端中的一對應之輸入端，而複數個開關元件之各者之第二端係電性連接包括在主邏輯電路部中的至少一電晶體之閘極。
    本發明之另一實施例係一種邏輯電路，包括一輸入端、一輸出端、一電性連接輸入端、輸出端、一高電位端電源電位線、及一低電位端電源電位線的主邏輯電路部。另外，主邏輯電路部包括在高電位端電源電位線和輸出端之間及在低電位端電源電位線和輸出端之間形成的電流路徑上的一第一開關元件及一第二開關元件。此外，第一開關元件之第一端係電性連接高電位端電源電位線且第一開關元件之第二端係電性連接輸出端，第二開關元件之第一端係電性連接低電位端電源電位線且第二開關元件之第二端係電性連接輸出端，且第一開關元件和第二開關元件各係在截止狀態下之每微米通道寬度之洩漏電流小於或等於1×10-17A的電晶體。亦即，第一和第二開關元件係電性連接電流路徑上的輸出端。
    根據本發明之另一實施例，上述邏輯電路可包括至少三個在電流路徑上的開關元件。另外，在這至少三個的開關元件中，至少一開關元件之第一端係電性連接高電位端電源電位線且此至少一開關元件之第二端係電性連接輸出端。此外，在這至少三個的開關元件中，其他開關元件之第一端係電性連接低電位端電源電位線且其他開關元件之第二端係電性連接輸出端。亦即，即便在上述電流路徑上設置三個或更多開關元件，此三個或更多開關元件仍係電性連接輸出端。
    上述根據本發明之一實施例的主邏輯電路部之例子包括NOT電路、NAND電路、NOR電路、AND電路、OR電路、XOR電路、及XNOR電路。
    在上述根據本發明之一實施例的邏輯電路中，在截止狀態下之每微米通道寬度之洩漏電流為1×10-17A以下的電晶體中，可使用如氧化物半導體之寬能隙半導體來形成通道形成區。尤其是，通道形成區最好是使用氫濃度為5×1019/cm3以下且氧量高於化學計量組成比的氧化物半導體來形成。本說明書中的氧化物半導體係指顯示半導體特性的金屬氧化物。氧化物半導體亦指包含選自銦、鎵、錫、和鋅的一或更多元素之金屬氧化物。
    本發明之另一實施例係一種包括上述根據本發明之一實施例的邏輯電路之半導體裝置。
    藉此，有可能提出一種邏輯電路，其在關閉電源期間能保持在關閉電源之前的電位輸入，且再次打開電源之後，可根據關閉電源之前的狀態立即地再次啟動算術處理。
    藉由對包括在邏輯電路中的n通道電晶體使用氧化物半導體，邏輯電路中的CMOS電路可藉由將n通道電晶體與p通道電晶體重疊來形成，以能夠微製造邏輯電路。再者，由於包括氧化物半導體的電晶體之截止電流極低，因此有可能提出一種能被微製造並以低功率耗損來運作的邏輯電路及一種包括此邏輯電路的半導體裝置。請注意在本說明書中，功率耗損包括在待命模式中的功率耗損(待命電力)。
    以下將參考附圖來說明本發明之實施例。然而，本發明並不侷限下列說明，且本領域之熟知技藝者將了解到在不脫離本發明的宗旨及範圍下可以各種方式修改方式和細節。因此，本發明不應被解釋為受限於以下實施例的說明。請注意在不同附圖中，共同由相同的參考數字來表示以下所述之本發明之結構中的相同部分或具有類似功能的部分，且將省略其重覆說明。
    請注意在本說明書所述的每個圖中，為了容易了解而在一些例子中過於放大每個元件的大小、膜厚度、或範圍。因此，本發明之實施例並不受限於上述規模。
    請注意在本說明書中使用如「第一」、「第二」、和「第三」之用字是為了避免元件之間的混淆，而這些用字並不在數值上限制元件。因此，例如，序數「第一」能適當地以「第二」、「第三」之序數來替換。
    在本說明書中，「A係電性連接B」或「A和B係電性連接」之敘述包括A和B係彼此直接連接之情況，以及A和B透過一插入其間物件而彼此連接之情況。請注意A、B、及物件能在A和B之間傳送電信號，例如像電晶體之開關元件、電容器、電阻器、電感器、端點、電路、佈線、電極、或導電膜。
    在本說明書中，「源極」包括源極電極、電性連接源極電極的區域或物件(例如，源極區或源極端)等。另外，「汲極」包括汲極電極、電性連接汲極電極的區域或物件(例如，汲極區或汲極端)等。由於電晶體之源極和汲極會依據導電晶體之導電型、操作條件等而改變，因此很難定義何者為源極或汲極。所以，源極端和汲極端之其一者係稱為第一端而其另一者係稱為第二端以作為區分。請注意「閘極」包括閘極電極、電性連接閘極電極的區域或物件(例如，閘極端)等。 (實施例1)
    本實施例顯示根據本發明之一實施例的邏輯電路之實例。首先，說明包括一或更多輸入端和一或更多輸出端的邏輯電路。請注意在本說明書中，邏輯電路不包括高電位端電源電位線也不包括低電位端電源電位線，且輸出端不電性連接固定電位或接地電位，亦即，沒有洩漏。
    第1A圖所示之邏輯電路10包括一主邏輯電路部14、一電性連接被輸入輸入電位信號(IN)的輸入端11之電晶體15、及一輸出由算術處理所得之輸出電位信號(OUT)的輸出端13。主邏輯電路部14係電性連接高電位端電源電位線和低電位端電源電位線。輸入端11係電性連接電晶體15之第一端，而電晶體15之第二端係電性連接包括在主邏輯電路部14中的電晶體之閘極。主邏輯電路部14可包括另一電晶體、電容器、電阻器等。
    當導通電晶體15時(當電晶體15之Vgs高於其臨界電壓時)，主邏輯電路部14便基於輸入電位信號進行算術處理。亦即，當依據輸入電位信號將高電位輸入至電晶體15之閘極時，則邏輯電路10輸出為對應於高電位端電源電位線(未顯示)之高電位端電源電位(亦稱為VDD)的高電位或為對應於低電位端電源電位線(未顯示)之低電位端電源電位(亦稱為VSS)的低電位。請注意在本說明書中，高電位端電源電位(VDD)可以是一指定的正電位。又，低電位端電源電位(VSS)係低於高電位端電源電位，例如會是接地電位或0V。
    在邏輯電路10中，電晶體15係為具有極低截止電流的電晶體。例如，在具有極低截止電流的電晶體中，每單位通道寬度(1μm)之截止電流值在室溫(25℃)下為10 aA/μm(1×10-17A/μm)以下、1 aA/μm(1×10-18 A/μm)以下、1 zA/μm(1×10-21 A/μm)以下、或1yA/μm(1×10-24 A/μm)以下。
    如上所述，由於邏輯電路10中的電晶體15具有極低之截止電流，在關閉電晶體15之後(在電晶體15之Vgs變成低於其臨界電壓之後)，即便在算術處理期間關閉電源，邏輯電路10仍可保持電晶體15之第二端與包括在電性連接電晶體15之第二端的主邏輯電路部14中的電晶體之閘極之間形成的節點之電位。然後，再次打開電源之後，藉由導通電晶體15，可基於保持在節點上的電位再次啟動算術處理。亦即，可根據關閉電源之前的狀態再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，就可立即地再次啟動算術處理。此外，可降低邏輯電路10的功率耗損。
    在本說明書中，「電源為OFF」之敘述表示設定一種在高電位端電源電位線與低電位端電源電位線之間沒有電位差的狀態。另外，「電源為ON」之敘述表示設定一種在高電位端電源電位線與低電位端電源電位線之間有產生電位差的狀態。
    根據本發明之一實施例的邏輯電路並不侷限於包括一個輸入端和一個輸出端的邏輯電路，且可以是一包括複數個輸入端和複數個輸出端的邏輯電路。例如，邏輯電路可組態成各種電路，例如包括兩個輸入端和一個輸出端的邏輯電路、包括兩個輸入端和兩個輸出端的邏輯電路、及包括複數個輸入端和一個輸出端的邏輯電路。在此例中，具有極低截止電流的電晶體係電性連接於複數個輸入端之各者及包括在主邏輯電路部中的一或更多電晶體之閘極之間。
    接下來顯示邏輯電路10之修改實例。為修改實例之第1B圖所示之邏輯電路20包括主邏輯電路部14，其包括兩個或更多具有極低截止電流的電晶體、輸入端11、及輸出端13。
    在主邏輯電路部14中，在高電位端電源電位線和輸出端13之間及在低電位端電源電位線和輸出端13之間形成的電流路徑中，第一電晶體16和第二電晶體17係電性連接輸出端。
    高電位端電源電位線係電性連接第一電晶體16之第一端，而輸出端13係電性連接第一電晶體16之第二端。低電位端電源電位線係電性連接第二電晶體17之第一端，而輸出端13係電性連接第二電晶體17之第二端。
    在主邏輯電路部14中，在第一電晶體16之第一端和高電位端電源電位線之間、在第一電晶體16之第二端和第二電晶體17之第二端之間、及在第二電晶體17之第一端和低電位端電源電位線之間，可電性連接另一電晶體、電容器、電阻器等。
    當導通第一電晶體16和第二電晶體17時，邏輯電路20便進行算術處理。
    猶如電晶體15一般，在邏輯電路20中，第一電晶體16和第二電晶體17具有極低之截止電流。請注意第一電晶體16和第二電晶體17之實例與電晶體15之實例相同。
    如上所述，由於邏輯電路20中的第一電晶體16和第二電晶體17具有極低之截止電流，在關閉第一電晶體16和第二電晶體17之後(在第一電晶體16之Vgs變成低於其臨界電壓且第二電晶體17之Vgs低於其臨界電壓時)，即便在算術處理期間關閉電源，邏輯電路20仍會保持包括在輸出端13、第一電晶體16之第二端、及第二電晶體17之第二端之間形成的節點之電位。接著，再次打開電源之後，藉由導通第一電晶體16和第二電晶體17(藉由使第一電晶體16之Vgs高於其臨界電壓且第二電晶體17之Vgs高於其臨界電壓)，可根據關閉電源之前的狀態再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路20的功率耗損。
    在根據本發明之一實施例的邏輯電路中，依據主邏輯電路部之配置，必須在包括複數個輸入端和一個輸出端的邏輯電路中設置兩個或更多具有極低截止電流的電晶體。
    第2A及2B圖分別顯示邏輯電路30及邏輯電路40，其各包括兩個輸入端和一個輸出端。邏輯電路30包括兩個輸入端、一個輸出端、及具有極低截止電流的電晶體，其係設置在各自輸入端與主邏輯電路部14之間。
    邏輯電路30包括主邏輯電路部14、一電性連接用來供應輸入電位信號(IN_1)的第一輸入端11之第一電晶體18、一電性連接用來供應輸入電位信號(IN_2)的第二輸入端12之第二電晶體19、及一用來輸出由算術處理所得之輸出電位信號(OUT)的輸出端13。主邏輯電路部14係電性連接高電位端電源電位線和低電位端電源電位線。第一輸入端11係電性連接第一電晶體18之第一端，而第二輸入端12係電性連接第二電晶體19之第一端。第一電晶體18之第二端和第二電晶體19之第二端係電性連接個別包括在主邏輯電路部14中的電晶體之閘極。主邏輯電路部14可包括另一電晶體、電容器、電阻器等。
    當導通第一電晶體18和第二電晶體19時，邏輯電路30便進行算術處理。
    猶如邏輯電路10中的電晶體15一般，在邏輯電路30中，第一電晶體18和第二電晶體19具有極低之截止電流。請注意第一電晶體18和第二電晶體19之實例與電晶體15之實例相同。
    如上所述，由於邏輯電路30中的第一電晶體18和第二電晶體19具有極低之截止電流，因此在關閉第一電晶體18和第二電晶體19之後(在第一電晶體18之Vgs變成低於其臨界電壓且第二電晶體19之Vgs低於其臨界電壓時)，即便在算術處理期間關閉電源，邏輯電路30仍會保持以下節點的電位：形成在第一電晶體18之第二端與電性連接第一電晶體18之第二端並包括在主邏輯電路部14中的電晶體之閘極之間的節點；及形成在第二電晶體19之第二端與電性連接第二電晶體19之第二端並包括在主邏輯電路部14中的電晶體之閘極之間的節點。然後，再次打開電源之後，藉由導通第一電晶體18和第二電晶體19(藉由使第一電晶體18之Vgs高於其臨界電壓且第二電晶體19之Vgs高於其臨界電壓)，可基於保持在節點上的電位再次啟動算術處理。亦即，可根據關閉電源之前的狀態再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路30的功率耗損。
    接下來顯示第2B圖所示之邏輯電路40，其為邏輯電路30的修改實例。猶如第1B圖所示之邏輯電路20一般，邏輯電路40包括兩個輸入端、一個輸出端、及在主邏輯電路部14中具有極低截止電流的電晶體。
    第2B圖所示之邏輯電路40包括具有二或更多電晶體之主邏輯電路部14、第一輸入端11、第二端12、及用來輸出由算術處理所得之輸出電位信號(OUT)的輸出端13。
    在主邏輯電路部14中，在高電位端電源電位線和輸出端13之間及在低電位端電源電位線和輸出端13之間形成的電流路徑上，第一電晶體16和第二電晶體17係電性連接輸出端。
    高電位端電源電位線係電性連接第一電晶體16之第一端，而輸出端13係電晶連接第一電晶體16之第二端。低電位端電源電位線係電性連接第二電晶體17之第一端，而輸出端13係電性連接第二電晶體17之第二端。
    在主邏輯電路部14中，在第一電晶體16之第一端和高電位端電源電位線之間、在第一電晶體16之第二端和第二電晶體17之第二端之間、及在第二電晶體17之第一端和低電位端電源電位線之間，可電性連接另一電晶體、電容器、電阻器等。
    當導通第一電晶體16和第二電晶體17時，邏輯電路40便進行算術處理。
    猶如邏輯電路10中的電晶體15一般，在邏輯電路40中，第一電晶體16和第二電晶體17具有極低之截止電流。請注意第一電晶體16和第二電晶體17之實例與電晶體15之實例相同。
    邏輯電路40的操作原理係與邏輯電路20的操作原理相同。亦即，保留節點之電位即為形成在輸出端13、第一電晶體16之第二端、及第二電晶體17之第二端之間的節點之電位。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路40的功率耗損。
    在邏輯電路10、20、30、和40中，包括在主邏輯電路部14中的電晶體亦可為具有極低截止電流的電晶體，其可應用於邏輯電路10中的電晶體15。以此方式，可防止保留節點之電位由於通過電晶體而減少且下降，且可進一步降低功率耗損。
    基於上述，藉由降低邏輯電路10、20、30、和40之功率耗損，包括邏輯電路10、20、30、和40之至少一者的半導體裝置亦會具有較低的功率耗損。再者，藉由降低邏輯電路10、20、30、和40之功率耗損，用來操作邏輯電路10、20、30、和40的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路10、20、30、和40之至少一者的半導體裝置及外部電路的功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例2)
    本實施例顯示實施例1所述之邏輯電路的實例。具體來說，參考第3A及3B圖來說明NOT電路(反向器電路)。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，因為本實施例所述之邏輯電路係為實施例1所述之邏輯電路的實例，所以會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第3A圖所示之邏輯電路50係為n通道電晶體會另外設置並電性連接NOT電路的邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置NOT電路的電路，但NOT電路可配置以包括電阻器、二極體等。
    邏輯電路50包括n通道電晶體51、p通道電晶體58、及n通道電晶體59。尤其是，n通道電晶體51具有極低之截止電流。
    在邏輯電路50中，n通道電晶體51之第一端係電性連接用來供應輸入電位信號(IN)的輸入端11；n通道電晶體51之第二端、p通道電晶體58之閘極、及n通道電晶體59之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體58之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體59之第一端；且p通道電晶體58之第二端、n通道電晶體59之第二端、及用來輸出輸出電位信號(OUT)的輸出端13係彼此電性連接。
    在根據本發明之一實施例的邏輯電路中，低電位端電源電位(VSS)可以是任何低於高電位端電源電位(VDD)之電位。亦即，低電位端電源電位可以是任何在電性連接高電位端電源電位線的電晶體之第一端與電性連接低電位端電源電位線的電晶體之第一端之間具有電位差的電位。例如，低電位端電源電位可以是接地電位或0V。請注意同樣可適用於其他後述之根據本發明之實施例的邏輯電路。
    當n通道電晶體51之閘極的電位係高電位時(當n通道電晶體51之Vgs高於其臨界電壓時)，邏輯電路50便以類似於傳統NOT電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至輸入端11時，便從輸出端13輸出低電位(即低電位端電源電位(VSS))。另外，當將低電位輸入電位信號輸入至輸入端11時，便從輸出端13輸出高電位(即高電位端電源電位(VDD))。
    接下來顯示當在邏輯電路50運作期間關閉電源時的電路運作。在傳統NOT電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體51具有極低之截止電流，因此在使n通道電晶體51之閘極的電位變低之後(在n通道電晶體51之Vgs變成低於其臨界電壓之後)，即便關閉電源，邏輯電路50仍會保持節點N_1之電位，因為會把節點N_1帶進浮置狀態中。請注意節點N_1係以包括用第3A圖之「N_1」指出的部分之粗線來表示的部分。可保持電位達一段足夠長的週期而不須在保留節點(節點N_1)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體51之閘極的電位變高(藉由使n通道電晶體51之Vgs高於其臨界電壓)，可基於保持在節點N_1上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路50的功率耗損。
    邏輯電路50係為保持電性連接n通道電晶體51之第二端的節點之電位的模式；可能有邏輯電路50之修改實例，即保持電性連接輸出端13的節點之電位。接著，邏輯電路55係繪示於第3B圖中。請注意藉由適當地使用如同第3A圖之邏輯電路50的參考數字來說明邏輯電路55。
    邏輯電路55包括n通道電晶體51、n通道電晶體54、p通道電晶體58、及n通道電晶體59。尤其是，n通道電晶體51和54具有極低之截止電流。
    在邏輯電路55中，用來供應輸入電位信號(IN)的輸入端11係電性連接p通道電晶體58之閘極和n通道電晶體59之閘極；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體58之第一端；p通道電晶體58之第二端係電性連接n通道電晶體51之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體59之第一端；n通道電晶體59之第二端係電性連接n通道電晶體54之第一端；且n通道電晶體51之第二端、n通道電晶體54之第二端、及用來輸出輸出電位信號(OUT)的輸出端13係彼此電性連接。請注意n通道電晶體51之閘極和n通道電晶體54之閘極具有相同的電位。
    猶如邏輯電路50一般，當n通道電晶體51和54之閘極的電位為高時，邏輯電路55便以類似於傳統NOT電路的方式來進行算術處理。
    接下來顯示當在邏輯電路55運作期間關閉電源時的電路運作。在傳統NOT電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體51和54具有極低之截止電流，因此在使n通道電晶體51和54之閘極的電位變低之後(在n通道電晶體51之Vgs變成低於其臨界電壓且n通道電晶體54之Vgs變成低於其臨界電壓之後)，即便關閉電源，邏輯電路55仍會保持節點N_2之電位，因為會把節點N_2帶進浮置狀態中。請注意節點N_2係以包括用第3B圖之「N_2」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_2)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體51和54之閘極的電位變高(藉由使n通道電晶體51之Vgs高於其臨界電壓且n通道電晶體54之Vgs高於其臨界電壓)，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路55的功率耗損。
    在邏輯電路50和55中，n通道電晶體51和54會是具有極低截止電流的電晶體。例如，猶如實施例1所述之電晶體15一般，n通道電晶體51和54之各者在室溫(25℃)下的每單位通道寬度(1μm)之截止電流值為10 aA/μm(1×10-17A/μm)以下、1 aA/μm(1×10-18 A/μm)以下、1 zA/μm(1×10-21 A/μm)以下、或1yA/μm(1×10-24 A/μm)以下。
    具有極低截止電流的電晶體可藉由形成以如氧化物半導體之寬能隙半導體形成的通道形成區來實現。此外，通道形成區最好係使用可大為降低當作載子施體的氫之濃度的氧化物半導體來形成。因此，通道形成區最好係使用氧化物半導體來形成，氧化物半導體中的氫濃度為5×1019/cm3以下，最好是5×1018/cm3以下，且其中氧超過化學計量組成比。用於形成通道形成區之氧化物半導體中的氫濃度係藉由二次離子質譜儀(SIMS)所測出。
    氧化物半導體最好是至少包含銦(In)或鋅(Zn)的金屬氧化物。尤其是，最好包含In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以減少使用氧化物半導體之電晶體的電特性變化。替代地，最好包含錫(Sn)來作為穩定劑。替代地，最好包含鉿(Hf)來作為穩定劑。替代地，最好包含鋁(Al)來作為穩定劑。
    可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
    氧化物半導體中的載子濃度最好低於1.0×1014/cm3。藉由降低載子濃度，可降低電晶體之截止電流。
    在邏輯電路50和55中，沒有特別限制p通道電晶體58和n通道電晶體59，只要是使用包括半導體材料的基板形成之電晶體即可。
    如在n通道電晶體51和54的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體59之通道形成區，邏輯電路50和55可具有更為降低的功率耗損。
    對於微製造而言，根據本發明之一實施例的NOT電路最好猶如邏輯電路50般地配置，其中設置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，由於元件數量變少，因此電晶體會比在邏輯電路55中佔用較小的面積。另外，對於電路之高速運作而言，根據本發明之一實施例的NOT電路最好猶如邏輯電路55般地配置，其保持電性連接輸出端之節點的電位，亦即，保持由算術處理所得之電位的電路，因為可更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的NOT電路(邏輯電路50和55)中，除了具有極低截止電流的電晶體以外的配置(對應於傳統NOT電路之配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換。n通道增強型電晶體係一種n通道電晶體，其中電晶體之第一端係連接其閘極，以便不管在任何時間都能被持續地導通(以維持導通狀態)。亦即，n通道增強型電晶體係當作一電阻器。因此，藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路50和55中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路50和55的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有以上氫濃度之氧化物半導體來形成通道形成區的電晶體。以此方式，即便邏輯電路中的電晶體僅為n通道電晶體，邏輯電路50和55仍會具有較低的功率耗損。
    基於上述，藉由降低邏輯電路50和55之功率耗損，包括邏輯電路50和邏輯電路55之至少一者的半導體裝置亦可具有較低的功率耗損。再者，藉由降低邏輯電路50和55之功率耗損，用來操作邏輯電路50和55的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路50和邏輯電路55之至少一者的半導體裝置及外部電路之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例3)
    本實施例顯示實施例1所述之邏輯電路的另一實例。具體來說，參考第4A及4B圖來說明NAND電路。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，對於本實施例所述之邏輯電路，會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第4A圖所示之邏輯電路100係為n通道電晶體會另外設置並電性連接NAND電路的邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置NAND電路的電路，但NAND電路可配置以包括電阻器、二極體等。在第4A及4B圖之各者中，NAND電路具有兩個輸入端；其中一端係以第一輸入端11來表示，而另外一端係以第二輸入端12來表示。
    邏輯電路100包括n通道電晶體101、n通道電晶體102、n通道電晶體103、n通道電晶體104、p通道電晶體105、及p通道電晶體106。尤其是，n通道電晶體101和102具有極低之截止電流。
    在邏輯電路100中，n通道電晶體101之第一端係電性連接用來供應輸入電位信號(IN_1)的第一輸入端11；n通道電晶體101之第二端、p通道電晶體105之閘極、及n通道電晶體103之閘極係彼此電性連接；n通道電晶體102之第一端係電性連接用來供應輸入電位信號(IN_2)的第二輸入端12；n通道電晶體102之第二端、p通道電晶體106之閘極、及n通道電晶體104之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線、p通道電晶體105之第一端、及p通道電晶體106之第一端係彼此電性連接；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體104之第一端；n通道電晶體104之第二端係電性連接n通道電晶體103之第一端；且p通道電晶體105之第二端、p通道電晶體106之第二端、n通道電晶體103之第二端、及用來輸出輸出電位信號(OUT)的輸出端13係彼此電性連接。請注意n通道電晶體101之閘極和n通道電晶體102之閘極具有相同的電位。
    當n通道電晶體101和102之閘極的電位為高時(當n通道電晶體101之Vgs變成高於其臨界電壓且n通道電晶體102之Vgs變成高於其臨界電壓時)，邏輯電路100便以類似於傳統NAND電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13中輸出低電位(即低電位端電源電位(VSS))。另外，當將低電位輸入電位信號輸入至第一輸入端11或第二輸入端12時，便從輸出端13中輸出高電位(即高電位端電源電位(VDD))。
    接下來顯示當在邏輯電路100運作期間關閉電源時的電路運作。在傳統NAND電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體101和102具有極低之截止電流，因此在使n通道電晶體101和102之閘極的電位變低之後(在n通道電晶體101之Vgs變成低於其臨界電壓且n通道電晶體102之Vgs低於其臨界電壓之後)，即便關閉電源，邏輯電路100仍會保持節點N_3和節點N_4之電位，因為藉由使n通道電晶體101和102之閘極的電位變低(藉由使n通道電晶體101之Vgs低於其臨界電壓且n通道電晶體102之Vgs低於其臨界電壓)，會把節點N_3和節點N_4帶進浮置狀態中。請注意節點N_3係以包括用第4A圖之「N_3」指出的部分之粗線來表示的部分，而節點N_4係以包括用第4A圖之「N_4」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_3和節點N_4)上設置電容器；然而，當必須使保持週期變長時，可以每個電容器之其一電極電性連接對應保留節點且每個電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體101和102之閘極的電位變高，可基於保持在節點N_3和N_4上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路100的功率耗損。
    邏輯電路100係為保持電性連接n通道電晶體101和102之各自第二端的節點之電位的模式；可能有邏輯電路100之修改實例，即保持電性連接輸出端13的節點之電位。接著，對應上述模式之邏輯電路110係繪示在第4B圖中。請注意藉由適當地使用如同第4A圖之邏輯電路100的參考數字來說明邏輯電路110。
    邏輯電路110包括n通道電晶體101、102、103、和104及p通道電晶體105和106。在邏輯電路110中，包括在電路中的電晶體之間的連接關係與在邏輯電路100中的連接關係不同。請注意n通道電晶體101和102具有極低之截止電流。
    在邏輯電路110中，第一輸入端11、n通道電晶體103之閘極、及p通道電晶體105之閘極係彼此電性連接；第二輸入端12、n通道電晶體104之閘極、及p通道電晶體106之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接n通道電晶體101之第一端；n通道電晶體101之第二端、p通道電晶體105之第一端、及p通道電晶體106之第一端係彼此電性連接；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體104之第一端；n通道電晶體104之第二端係電性連接n通道電晶體103之第一端；n通道電晶體103之第二端係電性連接n通道電晶體102之第一端；且p通道電晶體105之第二端、p通道電晶體106之第二端、n通道電晶體102之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體101之閘極和n通道電晶體102之閘極具有相同的電位。
    猶如邏輯電路100一般，當n通道電晶體101和102之閘極的電位為高時，邏輯電路110便以類似於傳統NAND電路的方式來進行算術處理。
    接下來顯示當在邏輯電路110運作期間關閉電源時的電路運作。在傳統NAND電路中，當在電路運作期間關閉電源時，在算術處理期間的資料便被揮發掉。
    對照之下，由於n通道電晶體101和102具有極低之截止電流，因此在使n通道電晶體101和102之閘極的電位變低之後，即便關閉電源，邏輯電路110仍會保持節點N_5之電位，因為藉由使n通道電晶體101和102之閘極的電位變低，會至少把節點N_5帶進浮置狀態中。請注意節點N_5係以包括用第4B圖之「N_5」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_5)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體101和102之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路110的功率耗損。
    在本實施例中，具有極低截止電流的n通道電晶體101和102之位置並不侷限於在邏輯電路100和110中的位置，只要n通道電晶體101和102係安置在電流路徑(洩漏路徑)上以降低當關閉電源時所欲保持的輸入電位即可。第5A及5B圖繪示邏輯電路之其他實例，其中具有極低截止電流的電晶體之位置與在邏輯電路100和110中的電晶體之位置不同。第5A圖係繪示其中一實例之邏輯電路120的電路圖；而第5B圖係繪示另一實例之邏輯電路130的電路圖。請注意在邏輯電路120和130中，會適當地使用第4A圖之邏輯電路100中所使用的參考數字。
    邏輯電路120包括n通道電晶體101、102、103、和104、及p通道電晶體105和106。請注意n通道電晶體101和102具有極低之截止電流。
    在邏輯電路120中，第一輸入端11、n通道電晶體103之閘極、及p通道電晶體105之閘極係彼此電性連接；第二輸入端12、n通道電晶體104之閘極、及p通道電晶體106之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接n通道電晶體101之第一端；n通道電晶體101之第二端、p通道電晶體105之第一端、及p通道電晶體106之第一端係彼此電性連接；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體104之第一端；n通道電晶體104之第二端係電性連接n通道電晶體102之第一端；n通道電晶體102之第二端係電性連接n通道電晶體103之第一端；且p通道電晶體105之第二端、p通道電晶體106之第二端、n通道電晶體103之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體101之閘極和n通道電晶體102之閘極具有相同的電位。
    猶如邏輯電路100一般，當n通道電晶體101和102之閘極的電位為高時，邏輯電路120便以類似於傳統NAND電路的方式來進行算術處理。
    接下來顯示當在邏輯電路120運作期間關閉電源時的電路運作。在傳統NAND電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體101和102具有極低之截止電流，因此在使n通道電晶體101和102之閘極的電位變低之後，即便關閉電源，邏輯電路120仍會保持節點N_5之電位，因為藉由使n通道電晶體101和102之閘極的電位變低，會至少把節點N_5帶進浮置狀態中。請注意可將電位保持一段足夠長的週期而不須在保留節點(節點N_5)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體101和102之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路120的功率耗損。
    邏輯電路130包括n通道電晶體101、102、103、和104、n通道電晶體107、及p通道電晶體105和106。尤其是，n通道電晶體101、102、和107具有極低之截止電流。
    在邏輯電路130中，第一輸入端11、n通道電晶體103之閘極、及p通道電晶體105之閘極係彼此電性連接；第二輸入端12、n通道電晶體104之閘極、及p通道電晶體106之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線、p通道電晶體105之第一端、及p通道電晶體106之第一端係彼此電性連接；p通道電晶體105之第二端係電性連接n通道電晶體101之第一端；p通道電晶體106之第二端係電性連接n通道電晶體107之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體104之第一端；n通道電晶體104之第二端係電性連接n通道電晶體103之第一端；n通道電晶體103之第二端係電性連接n通道電晶體102之第一端；且n通道電晶體101之第二端、n通道電晶體102之第二端、n通道電晶體107之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體101之閘極、n通道電晶體102之閘極、及n通道電晶體107之閘極具有相同的電位。
    當n通道電晶體101、102、和107之閘極的電位為高時，邏輯電路130便以類似於傳統NAND電路的方式來進行算術處理。
    接下來顯示當在邏輯電路130運作期間關閉電源時的電路運作。在傳統NAND電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體101、102、和107具有極低之截止電流，因此在使n通道電晶體101、102、和107之閘極的電位變低之後，即便關閉電源，邏輯電路130仍會保持節點N_5之電位，因為會把節點N_5帶進浮置狀態中。請注意可將電位保持一段足夠長的週期而不須在保留節點(節點N_5)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體101、102、和107之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路130的功率耗損。
    如上所述，在邏輯電路100、110、120、和130中，n通道電晶體101、102、和107為具有極低截止電流的電晶體。例如，n通道電晶體101、102、和107之各者具有類似於實施例1所述之電晶體15至19、實施例2所述之n通道電晶體51、及實施例2所述之n通道電晶體54之任一者的截止電流特性。另外，n通道電晶體101、102、和107之各者會是像n通道電晶體51和54之任一者的電晶體，其使用可大為降低當作載子施體的氫之濃度的氧化物半導體，特別是具有上述氫濃度之氧化物半導體來形成通道形成區。請注意氧化物半導體中的載子濃度最好與n通道電晶體51和54中的載子濃度類似。
    在邏輯電路100、110、120、和130中，沒有特別限制n通道電晶體103和104及p通道電晶體105和106，只要是使用包括半導體材料的基板形成之電晶體即可。
    如在n通道電晶體101、102、和107的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體103和104之通道形成區，邏輯電路100、110、120、和130可具有更為降低的功率耗損。
    對於微製造而言，根據本發明之一實施例的NAND電路最好像邏輯電路100、110、和120之任一者般地配置，其中設置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，因為元件數量變少，因此電晶體會比在邏輯電路130中佔用較小的面積。另外，對於電路之高速運作而言，根據本發明之一實施例的NAND電路最好像邏輯電路110、120、和130之其一者般地配置，其保持電性連接輸出端的節點之電位，亦即，保持由算術處理所得之電位的電路，因為會比在邏輯電路100中更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的NAND電路(邏輯電路100、110、120、和130)中，除了具有極低截止電流的電晶體以外的配置(相當於傳統NAND電路的配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換，如同在邏輯電路50和55中。藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路100、110、120、和130中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路100、110、120、和130的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有以上氫濃度之氧化物半導體來形成通道形成區的電晶體。以此方式，即便邏輯電路中的電晶體僅為n通道電晶體，邏輯電路100、110、120、和130仍可具有較低的功率耗損。
    基於上述，藉由降低邏輯電路100、110、120、和130之功率耗損，包括邏輯電路100、110、120、和130之至少一者的半導體裝置亦會具有較低的功率耗損。再者，藉由降低邏輯電路100、110、120、和130之功率耗損，用來操作邏輯電路100、110、120、和130的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路100、110、120、和130之至少一者的半導體裝置及外部電路之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例4)
    本實施例顯示實施例1所述之邏輯電路的另一實例。具體來說，參考第6A及6B圖來說明NOR電路。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，關於本實施例所述之邏輯電路，會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第6A圖所示之邏輯電路200係為n通道電晶體會另外設置並電性連接NOR電路的邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置NOR電路的電路，但NOR電路可配置以包括電阻器、二極體等。在第6A及6B圖之各者中，NOR電路具有兩個輸入端；其中一端係以第一輸入端11來表示，而另外一端係以第二輸入端12來表示。
    邏輯電路200包括n通道電晶體201、n通道電晶體202、n通道電晶體203、n通道電晶體204、p通道電晶體205、及p通道電晶體206。尤其是，n通道電晶體201和202具有極低之截止電流。
    在邏輯電路200中，n通道電晶體201之第一端係電性連接第一輸入端11；n通道電晶體201之第二端、n通道電晶體203之閘極、及p通道電晶體205之閘極係彼此電性連接；n通道電晶體202之第一端係電性連接第二輸入端12；n通道電晶體202之第二端、n通道電晶體204之閘極、及p通道電晶體206之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體206之第一端；p通道電晶體206之第二端係電性連接p通道電晶體205之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線、n通道電晶體203之第一端、及n通道電晶體204之第一端係彼此電性連接；且n通道電晶體203之第二端、n通道電晶體204之第二端、p通道電晶體205之第二端、及輸出端13係彼此電性連接。
    當n通道電晶體201和202之閘極的電位為高時(當n通道電晶體201之Vgs變成高於其臨界電壓且n通道電晶體202之Vgs變成高於其臨界電壓時)，邏輯電路200便以類似於傳統NOR電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至第一輸入端11或第二輸入端12時，便從輸出端13中輸出低電位(即低電位端電源電位(VSS))。另外，當將低電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13中輸出高電位(即高電位端電源電位(VDD))。
    接下來顯示當在邏輯電路200運作期間關閉電源時的電路運作。在傳統NOR電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體201和202具有極低之截止電流，因此在使n通道電晶體201和202之閘極的電位變低之後(在n通道電晶體201之Vgs變成低於其臨界電壓且n通道電晶體202之Vgs低於其臨界電壓之後)，即便關閉電源，邏輯電路200仍會保持節點N_6和節點N_7之電位，因為藉由使n通道電晶體201和202之閘極的電位變低(藉由使n通道電晶體201之Vgs低於其臨界電壓且n通道電晶體202之Vgs低於其臨界電壓)，會把節點N_6和節點N_7帶進浮置狀態中。請注意節點N_6係以包括用第6A圖之「N_6」指出的部分之粗線來表示的部分，而節點N_7係以包括用第6A圖之「N_7」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_6和節點N_7)上設置電容器；然而，當必須使保持週期變長時，可以每個電容器之其一電極電性連接對應保留節點且每個電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體201和202之閘極的電位變高(藉由使n通道電晶體201之Vgs高於其臨界電壓且n通道電晶體202之Vgs高於其臨界電壓)，可基於保持在節點N_6和N_7上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路200的功率耗損。
    邏輯電路200係為保持電性連接n通道電晶體201和202之各自第二端的節點之電位的模式；可能有邏輯電路200之修改實例，即保持電性連接輸出端13的節點之電位。接著，對應上述模式之邏輯電路210係繪示於第6B圖中。請注意藉由適當地使用如同第6A圖之邏輯電路200的參考數字來說明邏輯電路210。
    邏輯電路210包括n通道電晶體201、202、203、和204及p通道電晶體205和206。在邏輯電路210中，包括在電路中的電晶體之間的連接關係與在邏輯電路200中的連接關係不同。請注意n通道電晶體201和202具有極低之截止電流。
    在邏輯電路210中，第一輸入端11、n通道電晶體203之閘極、及p通道電晶體205之閘極係彼此電性連接；第二輸入端12、n通道電晶體204之閘極、及p通道電晶體206之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接n通道電晶體201之第一端；n通道電晶體201之第二端係電性連接p通道電晶體206之第一端；p通道電晶體206之第二端係電性連接p通道電晶體205之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體202之第一端；n通道電晶體202之第二端、n通道電晶體203之第一端、及n通道電晶體204之第一端係彼此電性連接；且n通道電晶體203之第二端、n通道電晶體204之第二端、p通道電晶體205之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體201之閘極和n通道電晶體202之閘極具有相同的電位。
    猶如邏輯電路200一般，當n通道電晶體201和202之閘極的電位為高時，邏輯電路210便以類似於傳統NOR電路的方式來進行算術處理。
    接下來顯示當在邏輯電路210運作期間關閉電源時的電路運作。在傳統NOR電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體201和202具有極低之截止電流，因此在使n通道電晶體201和202之閘極的電位變低之後，即便關閉電源，邏輯電路210仍會保持電性連接輸出端13的節點N_8之電位，因為藉由使n通道電晶體201和202之閘極的電位變低，會至少把節點N_8帶進浮置狀態中。請注意節點N_8係以包括用第6B圖之「N_8」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_8)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體201和202之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路210的功率耗損。
    在本實施例中，具有極低截止電流的n通道電晶體201和202之位置並不侷限於在邏輯電路200和210中的位置，只要n通道電晶體201和202係安置在電流路徑(洩漏路徑)上以降低當關閉電源時所欲保持的輸入電位即可。第7A及7B圖繪示邏輯電路之其他實例，其中具有極低截止電流的電晶體的位置與邏輯電路200和210中的電晶體之位置不同。第7A圖係繪示其中一實例之邏輯電路220的電路圖；而第7B圖係繪示另一實例之邏輯電路230的電路圖。請注意在邏輯電路220和230中，會適當地使用第6A圖之邏輯電路200中所使用的參考數字。
    邏輯電路220包括n通道電晶體201、202、203、和204及p通道電晶體205和206。請注意n通道電晶體201和202具有極低之截止電流。
    在邏輯電路220中，第一輸入端11、n通道電晶體203之閘極、及p通道電晶體205之閘極係彼此電性連接；第二輸入端12、n通道電晶體204之閘極、及p通道電晶體206之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體206之第一端；p通道電晶體206之第二端係電性連接n通道電晶體201之第一端；n通道電晶體201之第二端係電性連接p通道電晶體205之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體202之第一端；n通道電晶體202之第二端、n通道電晶體203之第一端、及n通道電晶體204之第一端係彼此電性連接；且n通道電晶體203之第二端、n通道電晶體204之第二端、p通道電晶體205之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體201之閘極和n通道電晶體202之閘極具有相同的電位。
    當n通道電晶體201和202之閘極的電位為高時，邏輯電路220便以類似於傳統NOR電路的方式來進行算術處理。
    接下來顯示當在邏輯電路220運作期間關閉電源時的電路運作。在傳統NOR電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體201和202具有極低之截止電流，因此在使n通道電晶體201和202之閘極的電位變低之後，即便關閉電源，邏輯電路220仍會保持節點N_8之電位，因為藉由使n通道電晶體201和202之閘極的電位變低，會至少把節點N_8帶進浮置狀態中。請注意可將電位保持一段足夠長的週期而不須在保留節點(節點N_8)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體201和202之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路220的功率耗損。
    邏輯電路230包括n通道電晶體201、202、203、204、n通道電晶體207、及p通道電晶體205和206。請注意n通道電晶體201、202、和207具有極低之截止電流。
    在邏輯電路230中，第一輸入端11、n通道電晶體203之閘極、及p通道電晶體205之閘極係彼此電性連接；第二輸入端12、n通道電晶體204之閘極、及p通道電晶體206之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接n通道電晶體201之第一端；n通道電晶體201之第二端係電性連接p通道電晶體206之第一端；p通道電晶體206之第二端係電性連接p通道電晶體205之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體204之第一端；n通道電晶體204之第二端、n通道電晶體202之第一端、及n通道電晶體203之第一端係彼此電性連接；n通道電晶體203之第二端係電性連接n通道電晶體207之第一端；且n通道電晶體202之第二端、n通道電晶體207之第二端、p通道電晶體205之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體201之閘極、n通道電晶體202之閘極、及n通道電晶體207之閘極具有相同的電位。
    當n通道電晶體201、202、和207之閘極的電位為高時，邏輯電路230便以類似於傳統NOR電路的方式來進行算術處理。
    接下來顯示當在邏輯電路230運作期間關閉電源時的電路運作。在傳統NOR電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體201、202、和207具有極低之截止電流，因此在使n通道電晶體201、202、和207之閘極的電位變低之後，即便關閉電源，邏輯電路230仍會保持節點N_8之電位，因為藉由使n通道電晶體201、202、和207之閘極的電位變低，會至少把節點N_8帶進浮置狀態中。請注意可將電位保持一段足夠長的週期而不須在保留節點(節點N_8)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體201、202、和207之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路230的功率耗損。
    在邏輯電路200、210、220、和230中，n通道電晶體201、202、和207為具有極低截止電流的電晶體。例如，n通道電晶體201、202、和207之各者具有類似於實施例1所述之電晶體15至19、實施例2所述之n通道電晶體51、及實施例2所述之n通道電晶體54之任一者的截止電流特性。另外，n通道電晶體201、202、和207之各者會是像n通道電晶體51和54之任一者的電晶體，其使用可大為降低當作載子施體的氫之濃度的氧化物半導體，特別是具有上述氫濃度之氧化物半導體來形成通道形成區。請注意氧化物半導體中的載子濃度最好與n通道電晶體51和54中的載子濃度類似。
    在邏輯電路200、210、220、和230中，沒有特別限制n通道電晶體203和204及p通道電晶體205和206，只要是使用包括半導體材料的基板形成之電晶體即可。
    如在n通道電晶體201、202、和207的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體203和204之通道形成區，邏輯電路200、210、220、和230可具有更為降低的功率耗損。
    對於微製造而言，根據本發明之一實施例的NOR電路最好像邏輯電路200、210、220、和230之任一者般地配置，其中設置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，因為元件數量變少，因此電晶體會比在邏輯電路230中佔用較小的面積。另外，對於電路之高速運作而言，根據本發明之一實施例的NOR電路最好像邏輯電路210、220、和230之任一者般地配置，其保持電性連接輸出端的節點之電位，亦即，保持由算術處理所得之電位的電路，因為會比在邏輯電路200中更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的NOR電路(邏輯電路200、210、220、和230)中，除了具有極低截止電流的電晶體以外的配置(相當於傳統NOR電路的配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換，如同在邏輯電路50和55中。藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路200、210、220、和230中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路200、210、220、和230的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有上述氫濃度之氧化物半導體來形成通道形成區的電晶體。以此方式，即便邏輯電路中的電晶體僅為n通道電晶體，邏輯電路200、210、220、和230仍可具有較低的功率耗損。
    基於上述，藉由降低邏輯電路200、210、220、和230之功率耗損，包括邏輯電路200、210、220、和230之至少一者的半導體裝置亦可具有較低的功率耗損。再者，藉由降低邏輯電路200、210、220、和230之功率耗損，用來操作邏輯電路200、210、220、和230的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路200、210、220、和230之至少一者的半導體裝置及外部電路之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例5)
    本實施例顯示實施例1所述之邏輯電路的另一實例。具體來說，參考第8圖來說明AND電路。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，關於本實施例所述之邏輯電路，會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第8圖所示之邏輯電路300係為n通道電晶體會另外設置並電性連接AND電路的邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置AND電路的電路，但AND電路可配置以包括電阻器、二極體等。在第8圖中，AND電路具有兩個輸入端；其中一端係以第一輸入端11來表示，而另外一端係以第二輸入端12來表示。
    邏輯電路300包括n通道電晶體301、n通道電晶體302、n通道電晶體303、n通道電晶體304、n通道電晶體308、p通道電晶體305、p通道電晶體306、及p通道電晶體309。尤其是，n通道電晶體301和302具有極低之截止電流。
    AND電路係為將實施例3所述之NAND電路電性連接實施例2所述之NOT電路的邏輯電路。亦即，在AND電路中，NAND電路之輸出端可被視為是NOT電路之輸入端。在AND電路中，NAND電路包括n通道電晶體303和304及p通道電晶體305和306，而NOT電路包括n通道電晶體308及p通道電晶體309。此外，具有極低截止電流的n通道電晶體301和302會設置在NAND電路或NOT電路中。請注意邏輯電路300係配置以使n通道電晶體301和302設置在NAND電路中。
    包括在邏輯電路300中的電晶體具有以下的連接關係。首先，說明NAND電路中的連接關係。
    第一輸入端11、n通道電晶體303之閘極、及p通道電晶體305之閘極係彼此電性連接；第二輸入端12、n通道電晶體304之閘極、及p通道電晶體306之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接n通道電晶體301之第一端；n通道電晶體301之第二端、p通道電晶體305之第一端、及p通道電晶體306之第一端係彼此電性連接；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體304之第一端；n通道電晶體304之第二端係電性連接n通道電晶體303之第一端；n通道電晶體303之第二端係電性連接n通道電晶體302之第一端；且n通道電晶體305之第二端、p通道電晶體306之第二端、及n通道電晶體302之第二端係彼此電性連接。請注意n通道電晶體301之閘極和n通道電晶體302之閘極具有相同的電位。
    接著，說明邏輯電路300之NOT電路中的連接關係。
    n通道電晶體308之閘極、p通道電晶體309之閘極、p通道電晶體305之第二端、p通道電晶體306之第二端、及n通道電晶體302之第二端係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體309之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體308之第一端；且p通道電晶體309之第二端、n通道電晶體308之第二端、及輸出端13係彼此電性連接。
    當n通道電晶體301和302之閘極的電位為高時(當n通道電晶體301之Vgs變成高於其臨界電壓且n通道電晶體302之Vgs變成高於其臨界電壓時)，邏輯電路300便以類似於傳統AND電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13輸出高電位(即高電位端電源電位(VDD))。另外，當將低電位輸入電位信號輸入至第一輸入端11或第二輸入端12時，便從輸出端13輸出低電位(即低電位端電源電位(VSS))。
    接下來顯示當在邏輯電路300運作期間關閉電源時的電路運作。在傳統AND電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體301和302具有極低之截止電流，因此在使n通道電晶體301和302之閘極的電位變低之後(在n通道電晶體301之Vgs變成低於其臨界電壓且n通道電晶體302之Vgs低於其臨界電壓之後)，即便在電路運作期間關閉電源，邏輯電路300仍會保持節點N_9之電位，因為藉由使n通道電晶體301和302之閘極的電位變低(藉由使n通道電晶體301之Vgs低於其臨界電壓且n通道電晶體302之Vgs低於其臨界電壓)，會至少把節點N_9帶進浮置狀態中。請注意節點N_9係以包括用第8圖之「N_9」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_9)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體301和302之閘極的電位變高，可基於保持在節點N_9上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路300的功率耗損。
    邏輯電路300係為在NAND電路中設置n通道電晶體301和302的模式；可能有邏輯電路300之修改實例，即在NOT電路中設置n通道電晶體301和302並保持電性連接輸出端13的節點之電位。接著，對應於上述模式之邏輯電路310係繪示於第9圖中。請注意藉由適當地使用如同第8圖之邏輯電路300的參考數字來說明邏輯電路310。
    猶如邏輯電路300一般，邏輯電路310包括n通道電晶體301、302、303、304、和308及p通道電晶體305、305、和309。尤其是，n通道電晶體301和302具有極低之截止電流。
    NAND電路包括n通道電晶體303和304及p通道電晶體305和306，而NOT電路包括n通道電晶體308及p通道電晶體309。此外，邏輯電路310係配置以使n通道電晶體301和302設置在NOT電路中。
    包括在邏輯電路310中的電晶體具有以下的連接關係。首先，說明NAND電路中的連接關係。
    第一輸入端11、n通道電晶體303之閘極、及p通道電晶體305之閘極係彼此電性連接；第二輸入端12、n通道電晶體304之閘極、及p通道電晶體306之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線、p通道電晶體305之第一端、及p通道電晶體306之第一端係係彼此電性連接；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體304之第一端；n通道電晶體304之第二端係電性連接n通道電晶體303之第一端；p通道電晶體305之第二端、p通道電晶體306之第二端、及n通道電晶體303之第二端係彼此電性連接。
    接著，說明邏輯電路310之NOT電路中的連接關係。
    n通道電晶體308之閘極、p通道電晶體309之閘極、p通道電晶體305之第二端、p通道電晶體306之第二端、及n通道電晶體303之第二端係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體309之第一端；p通道電晶體309之第二端係電性連接n通道電晶體301之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體308之第一端；n通道電晶體308之第二端係電性連接n通道電晶體302之第一端；且n通道電晶體301之第二端、n通道電晶體302之第二端、及輸出端13係彼此電性連接。請注意n通道電晶體301之閘極和n通道電晶體302之閘極具有相同的電位。
    猶如邏輯電路300一般，當使n通道電晶體301和302之閘極的電位變高時，邏輯電路310便以類似於傳統AND電路的方式來進行算術處理。
    接下來顯示當在邏輯電路310運作期間關閉電源時的電路運作。在傳統AND電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體301和302具有極低之截止電流，因此在使n通道電晶體301和302之閘極的電位變低之後，即便關閉電源，邏輯電路310仍會保持節點N_10之電位，因為藉由使n通道電晶體301和302之閘極的電位變低，會把節點N_10帶進浮置狀態中。請注意節點N_10係以包括用第9圖之「N_10」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_10)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體301和302之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，並可降低用來進行算術處理之邏輯電路310的功率耗損。
    如上所述，AND電路係為將實施例3所述之NAND電路電性連接實施例2所述之NOT電路的邏輯電路；因此，AND電路可藉由適當地結合實施例3所述之NAND電路與實施例2所述之NOT電路的各種模式來配置。例如，可能藉由電性連接實施例3所述之邏輯電路100、110、120、和130之其一者與傳統NOT電路或藉由電性連接傳統NAND電路與實施例2所述之邏輯電路50或邏輯電路55來配置根據本發明之一實施例的AND電路。
    如上所述，在邏輯電路300和310中，n通道電晶體301和302為具有極低截止電流的電晶體。例如，n通道電晶體301和302之各者具有類似於實施例1所述之電晶體15至19、實施例2所述之n通道電晶體51、及實施例2所述之n通道電晶體54之任一者的截止電流特性。另外，n通道電晶體301和302之各者會是像n通道電晶體51和54之任一者的電晶體，其使用可大為降低當作載子施體的氫之濃度的氧化物半導體，特別是具有上述氫濃度之氧化物半導體來形成通道形成區。請注意氧化物半導體中的載子濃度最好是與實施例2所述之n通道電晶體51和54中的載子濃度類似。
    在邏輯電路300和310中，沒有特別限制n通道電晶體303、304、和308及p通道電晶體305、306、和309，只要是使用具有半導體材料的基板形成之電晶體即可。
    如在n通道電晶體301和302的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體303、304、和308之通道形成區，可增進降低邏輯電路300和310之功率耗損的效果。
    對於微製造而言，根據本發明之一實施例的AND電路最好像邏輯電路300和310般地配置，其中設置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，因為可縮小電晶體所佔用的面積擴增。另外，對於電路之高速運作而言，根據本發明之一實施例的AND電路最好像邏輯電路310般地配置，其保持電性連接輸出端13的節點之電位，亦即，保持由算術處理所得之電位的電路，因為能比在邏輯電路300中更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的AND電路(邏輯電路300和310)中，除了具有極低截止電流的電晶體以外的配置(相當於傳統AND電路的配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換，如同在邏輯電路50和55中。藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路300和310中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路300和310的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有上述氫濃度之氧化物半導體來形成通道形成區的電晶體。以此方式，即便邏輯電路中的電晶體僅為n通道電晶體，邏輯電路300和310仍可具有較低的功率耗損。
    基於上述，藉由降低邏輯電路300和310之功率耗損，包括邏輯電路300和邏輯電路310之至少一者的半導體裝置亦可具有較低的功率耗損。再者，藉由降低邏輯電路300和310之功率耗損，用來操作邏輯電路300和310的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路300和邏輯電路310之至少一者的半導體裝置之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例6)
    本實施例顯示實施例1所述之邏輯電路的另一實例。具體來說，參考第10圖來說明OR電路。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，關於本實施例所述之邏輯電路，會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第10圖所示之邏輯電路400係為n通道電晶體會另外設置並電性連接OR電路的邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置OR電路的電路，但OR電路可配置以包括電阻器、二極體等。在第10圖中，OR電路具有兩個輸入端；其中一端係以第一輸入端11來表示，而另外一端係以第二輸入端12來表示。
    邏輯電路400包括n通道電晶體401、n通道電晶體402、n通道電晶體403、n通道電晶體404、n通道電晶體408、p通道電晶體405、p通道電晶體406、及p通道電晶體409。尤其是，n通道電晶體401和402具有極低之截止電流。
    本實施例所述之OR電路係為將實施例4所述之NOR電路電性連接實施例2所述之NOT電路的邏輯電路。亦即，NOR電路之輸出端可被視為是NOT電路之輸入端。在OR電路中，NOR電路包括n通道電晶體403和404、及p通道電晶體405和406，而NOT電路包括n通道電晶體408及p通道電晶體409。此外，具有極低截止電流的n通道電晶體401和402可設置在NOR電路或NOT電路中。請注意邏輯電路400係配置以使n通道電晶體401和402設置在NOR電路中。
    包括在邏輯電路400中的電晶體具有以下的連接關係。首先，說明NOR電路中的連接關係。
    第一輸入端11、n通道電晶體403之閘極、及p通道電晶體405之閘極係彼此電性連接；第二輸入端12、n通道電晶體404之閘極、及p通道電晶體406之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接n通道電晶體401之第一端；n通道電晶體401之第二端係電性連接p通道電晶體406之第一端；p通道電晶體406之第二端係電性連接p通道電晶體405之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體402之第一端；n通道電晶體402之第二端、n通道電晶體403之第一端、及n通道電晶體404之第一端係彼此電性連接；且n通道電晶體403之第二端、n通道電晶體404之第二端、及p通道電晶體405之第二端係彼此電性連接。請注意n通道電晶體401之閘極和n通道電晶體402之閘極具有相同的電位。
    接著，說明邏輯電路400之NOT電路中的連接關係。
    n通道電晶體408之閘極、p通道電晶體409之閘極、n通道電晶體403之第二端、n通道電晶體404之第二端、及p通道電晶體405之第二端係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體409之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體408之第一端；且n道電晶體408之第二端、p通道電晶體409之第二端、及輸出端13係彼此電性連接。
    當使n通道電晶體401和402之閘極的電位變高時(當n通道電晶體401之Vgs變成高於其臨界電壓且n通道電晶體402之Vgs變成高於其臨界電壓時)，邏輯電路400便以類似於傳統OR電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至第一輸入端11或第二輸入端12時，便從輸出端13輸出高電位(即高電位端電源電位(VDD))。另外，當將低電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13輸出低電位(即低電位端電源電位(VSS))。
    接下來顯示當在邏輯電路400運作期間關閉電源時的電路運作。在傳統OR電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體401和402具有極低之截止電流，因此在使n通道電晶體401和402之閘極的電位變低之後(在n通道電晶體401之Vgs變成低於其臨界電壓且n通道電晶體402之Vgs低於其臨界電壓之後)，即便關閉電源，邏輯電路400仍會保持節點N_11之電位，因為藉由使n通道電晶體401和402之閘極的電位變低，會把節點N_11帶進浮置狀態中。請注意節點N_11係以包括用第10圖之「N_11」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_11)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體401和402之閘極的電位變高，可基於保持在節點N_11上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路400的功率耗損。
    邏輯電路400係為在NOR電路中設置n通道電晶體401和402的模式；可能有邏輯電路400之修改實例，即在NOT電路中設置n通道電晶體401和402並保持電性連接輸出端13的節點之電位。接著，對應上述模式之邏輯電路410係繪示於第11圖中。請注意藉由適當地使用如同第10圖之邏輯電路400的參考數字來說明邏輯電路410。
    猶如邏輯電路400一般，邏輯電路410包括n通道電晶體401、402、403、404、和408及p通道電晶體405、406、和409。尤其是，n通道電晶體401和402具有極低之截止電流。
    NOR電路包括n通道電晶體403和404及p通道電晶體405和406，而NOT電路包括n通道電晶體408及p通道電晶體409。此外，邏輯電路410係配置以使具有極低截止電流的n通道電晶體401和402設置在NOT電路中。
    包括在邏輯電路410中的電晶體具有以下的連接關係。首先，說明NOR電路中的連接關係。
    第一輸入端11、n通道電晶體403之閘極、及p通道電晶體405之閘極係彼此電性連接；第二輸入端12、n通道電晶體404之閘極、及p通道電晶體406之閘極係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體406之第一端；p通道電晶體406之第二端係電性連接p通道電晶體405之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線、n通道電晶體403之第一端、及n通道電晶體404之第一端係彼此電性連接；且n通道電晶體403之第二端、n通道電晶體404之第二端、及p通道電晶體405之第二端係彼此電性連接。
    接著，說明邏輯電路410之NOT電路中的連接關係。
    n通道電晶體408之閘極、p通道電晶體409之閘極、n通道電晶體403之第二端、n通道電晶體404之第二端、及p通道電晶體405之第二端係彼此電性連接；用來供應高電位端電源電位(VDD)的高電位端電源電位線係電性連接p通道電晶體409之第一端；p通道電晶體409之第二端係電性連接n通道電晶體401之第一端；用來供應低電位端電源電位(VSS)的低電位端電源電位線係電性連接n通道電晶體408之第一端；n通道電晶體408之第二端係電性連接n通道電晶體402之第一端；且n道電晶體401之第二端、n通道電晶體402之第二端、及用來輸出輸出電位信號(OUT)的輸出端13係彼此電性連接。注意n通道電晶體401的閘極與n通道電晶體402的閘極具有相同電位。
    猶如邏輯電路400一般，當使n通道電晶體401和402之閘極的電位變高時，邏輯電路410便以類似於傳統OR電路的方式來進行算術處理。
    接下來顯示當在邏輯電路410運作期間關閉電源時的電路運作。在傳統OR電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體401和402具有極低之截止電流，因此在使n通道電晶體401和402之閘極的電位變低之後，即便關閉電源，邏輯電路410仍會保持節點N_12之電位，因為藉由使n通道電晶體401和402之閘極的電位變低，會把節點N_12帶進浮置狀態中。請注意節點N_12係以包括用第11圖之「N_12」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_12)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體401和402之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路410的功率耗損。
    如上所述，OR電路係為將實施例4所述之NOR電路電性連接實施例2所述之NOT電路的邏輯電路；因此，OR電路可藉由適當地結合實施例4所述之NOR電路與實施例2所述之NOT電路的各種模式來配置。例如，可能藉由電性連接實施例4所述之邏輯電路200、210、220、和230之其一者與傳統NOT電路或藉由電性連接傳統NOR電路與實施例2所述之邏輯電路50或邏輯電路55來配置根據本發明之一實施例的OR電路。
    如上所述，在邏輯電路400和410中，n通道電晶體401和402為具有極低截止電流的電晶體。例如，n通道電晶體401和402之各者具有類似於實施例1所述之電晶體15、實施例2所述之n通道電晶體51、及實施例2所述之n通道電晶體54之任一者的截止電流特性。另外，n通道電晶體401和402之各者會是像n通道電晶體51和54之任一者的電晶體，其使用可大為降低當作載子施體的氫之濃度的氧化物半導體，特別是具有上述氫濃度之氧化物半導體來形成通道形成區。請注意氧化物半導體中的載子濃度最好是與實施例2所述之n通道電晶體51和54中的載子濃度類似。
    在邏輯電路400和410中，沒有特別限制n通道電晶體403、404、和408及p通道電晶體405、406、和409，只要是使用包括半導體材料的基板形成之電晶體即可。
    如在n通道電晶體401和402的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體403、404、和408之通道形成區，可增進降低用來進行算術處理的邏輯電路400和410之功率耗損的效果。
    對於微製造而言，根據本發明之一實施例的OR電路最好像邏輯電路400和410般地配置，其中設置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，因為可縮小電晶體所佔用的面積擴增。另外，對於電路之高速運作而言，根據本發明之一實施例的OR電路最好像邏輯電路410般地配置，其保持電性連接輸出端13的節點之電位，亦即，保持由算術處理所得之電位的電路，因為會比在邏輯電路400中更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的OR電路(邏輯電路400和410)中，除了具有極低截止電流的電晶體以外的配置(相當於傳統OR電路的配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換，如同在邏輯電路50和55中。藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路400和410中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路400和410的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有上述氫濃度之氧化物半導體來形成通道形成區的電晶體。以此方式，即便邏輯電路中的電晶體僅為n通道電晶體，邏輯電路400和410仍可具有較低的功率耗損。
    基於上述，藉由降低邏輯電路400和410之功率耗損，包括邏輯電路400和邏輯電路410之至少一者的半導體裝置亦可具有較低的功率耗損。再者，藉由降低邏輯電路400和410之功率耗損，用來操作邏輯電路400和410的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路400和邏輯電路410之至少一者的半導體裝置之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例7)
    本實施例顯示實施例1所述之邏輯電路的另一實例。具體來說，參考第12圖來說明XOR電路。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，關於本實施例所述之邏輯電路，會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第12圖所示之邏輯電路500係為n通道電晶體會另外設置並電性連接XOR電路邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置XOR電路的電路，但XOR電路可配置以包括電阻器、二極體等。在第12圖中，XOR電路具有兩個輸入端；其中一端係以第一輸入端11來表示，而另外一端係以第二輸入端12來表示。
    邏輯電路500包括n通道電晶體501、n通道電晶體502、n通道電晶體503、n通道電晶體504、n通道電晶體509、n通道電晶體510、n通道電晶體511、n通道電晶體512、p通道電晶體505、p通道電晶體506、p通道電晶體507、及p通道電晶體508。尤其是，n通道電晶體501和502具有極低之截止電流。
    包括在邏輯電路500中的電晶體具有以下的連接關係。
    第一輸入端11係電性連接n通道電晶體501之第一端。第二輸入端12係電性連接n通道電晶體502之第一端。
    n通道電晶體501之第二端、n通道電晶體503之閘極、n通道電晶體511之閘極、及p通道電晶體505之閘極係彼此電性連接；且n通道電晶體502之第二端、n通道電晶體504之閘極、n通道電晶體512之閘極、及p通道電晶體506之閘極係彼此電性連接。
    p通道電晶體505之第一端、p通道電晶體506之第一端、及用來供應高電位端電源電位(VDD)的高電位端電源電位線係彼此電性連接。p通道電晶體505之第二端係電性連接n通道電晶體503之第一端。p通道電晶體506之第二端係電性連接n通道電晶體504之第一端。n通道電晶體503之第二端、n通道電晶體504之第二端、及用來供應低電位端電源電位(VSS)的低電位端電源電位線係彼此電性連接。
    n通道電晶體503之第一端、p通道電晶體505之第二端、p通道電晶體508之閘極、n通道電晶體510之閘極、及p通道電晶體507之第一端係彼此電性連接。
    n通道電晶體504之第一端、p通道電晶體506之第二端、p通道電晶體507之閘極、n通道電晶體509之閘極、及p通道電晶體508之第一端係彼此電性連接。
    n通道電晶體510之第一端係電性連接用來供應低電位端電源電位(VSS)的低電位端電源電位線；且n通道電晶體510之第二端係電性連接n通道電晶體509之第一端。
    n通道電晶體512之第一端係電性連接用來供應低電位端電源電位(VSS)的低電位端電源電位線；且n通道電晶體512之第二端係電性連接n通道電晶體511之第一端。
    輸出端13、p通道電晶體507之第二端、p通道電晶體508之第二端、n通道電晶體509之第二端、及n通道電晶體511之第二端係彼此電性連接。
    請注意n通道電晶體501之閘極和n通道電晶體502之閘極具有相同的電位。
    當n通道電晶體501和502之閘極的電位為高時(當n通道電晶體501之Vgs高於其臨界電壓且n通道電晶體502之Vgs高於其臨界電壓時)，邏輯電路500便以類似於傳統XOR電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13輸出低電位(即低電位端電源電位(VSS))。另外，當將高電位輸入電位信號輸入至第一輸入端11或第二輸入端12時，便從輸出端13輸出高電位(即高電位端電源電位(VDD))。又，當將低電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13輸出低電位(即低電位端電源電位(VSS))。
    接下來顯示當在邏輯電路500運作期間關閉電源時的電路運作。在傳統XOR電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體501和502具有極低之截止電流，因此在使n通道電晶體501和502之閘極的電位變低之後(在n通道電晶體501之Vgs變成低於其臨界電壓且n通道電晶體502之Vgs低於其臨界電壓之後)，即便關閉電源，邏輯電路500仍會保持節點N_13和節點N_14之電位，因為藉由使n通道電晶體501和502之閘極的電位變低，會把節點N_13和節點N_14帶進浮置狀態中。請注意節點N_13係以包括用第12圖之「N_13」指出的部分之粗線來表示的部分，而節點N_14係以包括用第12圖之「N_14」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_13和N_14)上設置電容器；然而，當必須使保持週期變長時，可以每個電容器之其一電極電性連接對應保留節點且每個電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體501和502之閘極的電位變高，可基於保持在節點N_13和N_14上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路500的功率耗損。
    在本實施例中，具有極低截止電流的n通道電晶體501和502之位置並不侷限於在邏輯電路500中的位置，只要n通道電晶體501和502係安置在電流路徑(洩漏路徑)上以降低當關閉電源時所欲保持的輸入電位即可。第13圖繪示邏輯電路之另一實例，其中具有極低截止電流的電晶體的位置與在邏輯電路500中的電晶體之位置不同。第13圖係繪示其中一實例之邏輯電路520的電路圖。請注意在邏輯電路520中，會適當地使用第12圖之邏輯電路500中所使用的參考數字。
    邏輯電路520包括n通道電晶體501、502、503、504、509、510、511、和512、n通道電晶體513、n通道電晶體514、及p通道電晶體505、506、507、和508。尤其是，n通道電晶體501、502、513、和514具有極低之截止電流。
    包括在邏輯電路520中的電晶體具有以下的連接關係。
    第一輸入端11、n通道電晶體503之閘極、n通道電晶體511之閘極、及p通道電晶體505之閘極係彼此電性連接。第二輸入端12、n通道電晶體504之閘極、n通道電晶體512之閘極、及p通道電晶體506之閘極係彼此電性連接。
    p通道電晶體505之第一端、p通道電晶體506之第一端、及用來供應高電位端電源電位(VDD)的高電位端電源電位線係彼此電性連接。p通道電晶體505之第二端係電性連接n通道電晶體503之第一端。p通道電晶體506之第二端係電性連接n通道電晶體504之第一端。n通道電晶體503之第二端、n通道電晶體504之第二端、及用來供應低電位端電源電位(VSS)的低電位端電源電位線係彼此電性連接。
    n通道電晶體503之第一端、p通道電晶體505之第二端、p通道電晶體508之閘極、n通道電晶體510之閘極、及p通道電晶體507之第一端係彼此電性連接。
    n通道電晶體504之第一端、p通道電晶體506之第二端、p通道電晶體507之閘極、n通道電晶體509之閘極、及p通道電晶體508之第一端係彼此電性連接。
    p通道電晶體507之第二端係電性連接n通道電晶體501之第一端。p通道電晶體508之第二端係電性連接n通道電晶體502之第一端。
    n通道電晶體510之第一端係電性連接用來供應低電位端電源電位(VSS)的低電位端電源電位線；且n通道電晶體510之第二端係電性連接n通道電晶體509之第一端。n通道電晶體509之第二端係電性連接n通道電晶體513之第一端。
    n通道電晶體512之第一端係電性連接用來供應低電位端電源電位(VSS)的低電位端電源電位線；且n通道電晶體512之第二端係電性連接n通道電晶體511之第一端。n通道電晶體511之第二端係電性連接n通道電晶體514之第一端。
    輸出端13、n通道電晶體501之第二端、n通道電晶體502之第二端、n通道電晶體513之第二端、及n通道電晶體514之第二端係彼此電性連接。
    請注意n通道電晶體501之閘極、n通道電晶體502之閘極、n通道電晶體513之閘極、及n通道電晶體514之閘極具有相同的電位。
    猶如邏輯電路500一般，當使n通道電晶體501、502、513、和514之閘極的電位變高時，邏輯電路520便以類似於傳統XOR電路的方式來進行算術處理。
    接下來顯示當在邏輯電路520運作期間關閉電源時的電路運作。在傳統XOR電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體501、502、513、和514具有極低之截止電流，因此在使n通道電晶體501、502、513、和514之閘極的電位變低之後，即便關閉電源，邏輯電路520仍會保持節點N_15之電位，因為藉由使n通道電晶體501、502、513、和514之閘極的電位變低，會把節點N_15帶進浮置狀態中。請注意節點N_15係以包括用第13圖之「N_15」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_15)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體501、502、513、和514之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路520的功率耗損。
    根據本發明之一實施例的XOR電路可藉由適當地結合根據本發明之實施例的邏輯電路來配置，因此並不侷限於邏輯電路500和520。
    如上所述，在邏輯電路500和520中，n通道電晶體501、502、513、和514為具有極低截止電流的電晶體。例如，n通道電晶體501、502、513、和514之各者具有類似於實施例1所述之電晶體15至19、實施例2所述之n通道電晶體51、及實施例2所述之n通道電晶體54之任一者的截止電流特性。另外，n通道電晶體501、502、513、和514之各者會是像n通道電晶體51和54之任一者的電晶體，其使用可大為降低當作載子施體的氫之濃度的氧化物半導體，特別是具有上述氫濃度之氧化物半導體來形成通道形成區。請注意氧化物半導體中的載子濃度最好是與實施例2所述之n通道電晶體51和54中的載子濃度類似。
    在邏輯電路500和520中，沒有特別限制n通道電晶體503、504、509、510、511、和512及p通道電晶體505、506、507、和508，只要是使用包括半導體材料的基板形成之電晶體即可。
    如在n通道電晶體501、502、513、和514的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體503、504、509、510、511、和512之通道形成區，可增進降低用來進行算術處理的邏輯電路500和520之功率耗損的效果。
    對於微製造而言，根據本發明之一實施例的XOR電路最好像邏輯電路500般地配置，其安置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，因為可縮小電晶體所佔用的面積擴增。另外，對於電路之高速運作而言，根據本發明之一實施例的XOR電路最好像邏輯電路520般地配置，其保持電性連接輸出端13的節點之電位，亦即，保持由算術處理所得之電位的電路，因為會比在邏輯電路500中更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的XOR電路(邏輯電路500和520)中，除了具有極低截止電流的電晶體以外的配置(相當於傳統XOR電路的配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換，如同在邏輯電路50和55中。藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路500和520中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路500和520的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有上述氫濃度之氧化物半導體來形成通道形成區的電晶體。因此，雖然邏輯電路中的電晶體僅為n通道電晶體，邏輯電路500和520仍可具有較低的功率耗損。
    以上述方式，藉由降低邏輯電路500和520之功率耗損，包括邏輯電路500和邏輯電路520之至少一者的半導體裝置亦可具有較低的功率耗損。再者，藉由降低邏輯電路500和520之功率耗損，用來操作邏輯電路500和520的外部電路會具有較小的負擔。於是，可擴增包括邏輯電路500和邏輯電路520之至少一者的半導體裝置之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例8)
    本實施例顯示實施例1所述之邏輯電路的另一實例。具體來說，參考第14圖來說明XNOR電路。請注意在一些電路圖中，會一起顯示使用虛線的電路符號與「OS」以指出電晶體包括氧化物半導體。此外，關於本實施例所述之邏輯電路，會適當地使用實施例1中所使用的參考數字。 〔邏輯電路的配置實例及操作實例〕
    第14圖所示之邏輯電路600係為n通道電晶體會另外設置並電性連接XNOR電路的邏輯電路。雖然本實施例顯示一種由適用於微製造的CMOS電路來配置XNOR電路的電路，但XNOR電路可配置以包括電阻器、二極體等。在第14圖中，XNOR電路具有兩個輸入端；其中一端係以第一輸入端11來表示，而另外一端係以第二輸入端12來表示。
    邏輯電路600包括n通道電晶體601、n通道電晶體602、n通道電晶體603、n通道電晶體604、n通道電晶體607、n通道電晶體608、p通道電晶體605、p通道電晶體606、p通道電晶體609、p通道電晶體610、p通道電晶體611、及p通道電晶體612。尤其是，n通道電晶體601和602具有極低之截止電流。
    包括在邏輯電路600中的電晶體具有以下的連接關係。
    第一輸入端11係電性連接n通道電晶體601之第一端。第二輸入端12係電性連接n通道電晶體602之第一端。
    n通道電晶體601之第二端、p通道電晶體605之閘極、p通道電晶體611之閘極、及n通道電晶體603之閘極係彼此電性連接；且n通道電晶體602之第二端、p通道電晶體606之閘極、p通道電晶體612之閘極、及n通道電晶體604之閘極係彼此電性連接。
    p通道電晶體605之第一端、p通道電晶體606之第一端、及用來供應高電位端電源電位(VDD)的高電位端電源電位線係彼此電性連接。
    p通道電晶體605之第二端係電性連接n通道電晶體603之第一端。p通道電晶體606之第二端係電性連接n通道電晶體604之第一端。n通道電晶體603之第二端、n通道電晶體604之第二端、及用來供應低電位端電源電位(VSS)的低電位端電源電位線係彼此電性連接。
    n通道電晶體603之第一端、p通道電晶體605之第二端、n通道電晶體608之閘極、n通道電晶體607之第一端、及p通道電晶體610之閘極係彼此電性連接。
    n通道電晶體604之第一端、p通道電晶體606之第二端、n通道電晶體607之閘極、n通道電晶體608之第一端、及p通道電晶體609之閘極係彼此電性連接。
    p通道電晶體609之第一端、p通道電晶體611之第一端、及用來供應高電位端電源電位(VDD)的高電位端電源電位線係彼此電性連接。p通道電晶體609之第二端係電性連接p通道電晶體610之第一端。p通道電晶體611之第二端係電性連接p通道電晶體612之第一端。
    輸出端13、n通道電晶體607之第二端、n通道電晶體608之第二端、p通道電晶體610之第二端、及p通道電晶體612之第二端係彼此電性連接。
    請注意n通道電晶體601之閘極和n通道電晶體602之閘極具有相同的電位。
    當n通道電晶體601和602之閘極的電位為高時(當n通道電晶體601之Vgs高於其臨界電壓且n通道電晶體602之Vgs高於其臨界電壓時)，邏輯電路600便以類似於傳統XNOR電路的方式來進行算術處理。例如，當將高電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13輸出高電位(即高電位端電源電位(VDD))。另外，當將高電位輸入電位信號輸入至第一輸入端11或第二輸入端12之任一者且將低電位輸入信號輸入至另一者時，便從輸出端13輸出低電位(即低電位端電源電位(VSS))。又，當將低電位輸入電位信號輸入至第一輸入端11和第二輸入端12時，便從輸出端13輸出高電位(即高電位端電源電位(VDD))。
    接下來顯示當在邏輯電路600運作期間關閉電源時的電路運作。在傳統XNOR電路中，當在電路運作期間關閉電源時，會失去高電位端電源電位(VDD)與低電位端電源電位(VSS)之間的電位差，以致於在算術處理期間的資料被揮發掉。
    對照之下，由於n通道電晶體601和602具有極低之截止電流，因此在使n通道電晶體601和602之閘極的電位變低之後(在n通道電晶體601之Vgs變成低於其臨界電壓且n通道電晶體602之Vgs低於其臨界電壓之後)，即便關閉電源，邏輯電路600仍會保持節點N_16和節點N_17之電位，因為藉由使n通道電晶體601和602之閘極的電位變低，會把節點N_16和節點N_17帶進浮置狀態中。請注意節點N_16係以包括用第14圖之「N_16」指出的部分之粗線來表示的部分，而節點N_17係以包括用第14圖之「N_17」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_16和N_17)上設置電容器；然而，當必須使保持週期變長時，可以每個電容器之其一電極電性連接對應保留節點且每個電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體601和602之閘極的電位變高，可基於保持在節點N_16和N_17上的電位再次啟動算術處理。因此，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路600的功率耗損。
    在本實施例中，具有極低截止電流的n通道電晶體601和602之位置並不侷限於在邏輯電路600中的位置，只要n通道電晶體601和602係安置在電流路徑(洩漏路徑)上以降低當關閉電源時所欲保持的輸入電位即可。第15圖繪示邏輯電路之另一實例，其中具有極低截止電流的電晶體的位置與邏輯電路600中的電晶體之位置不同。第15圖係繪示其中一實例之邏輯電路620的電路圖。請注意在邏輯電路620中，會適當地使用第14圖之邏輯電路600中所使用的參考數字。
    邏輯電路620包括n通道電晶體601、602、603、604、607、和608、n通道電晶體613、n通道電晶體614、及p通道電晶體605、606、609、610、611、和612。尤其是，n通道電晶體601、602、613、和614具有極低之截止電流。
    包括在邏輯電路620中的電晶體具有以下的連接關係。
    第一輸入端11、p通道電晶體605之閘極、p通道電晶體611之閘極、及n通道電晶體603之閘極係彼此電性連接。第二輸入端12、p通道電晶體606之閘極、p通道電晶體612之閘極、及n通道電晶體604之閘極係彼此電性連接。
    p通道電晶體605之第一端、p通道電晶體606之第一端、及用來供應高電位端電源電位(VDD)的高電位端電源電位線係彼此電性連接。p通道電晶體605之第二端係電性連接n通道電晶體603之第一端。p通道電晶體606之第二端係電性連接n通道電晶體604之第一端。n通道電晶體603之第二端、n通道電晶體604之第二端、及用來供應低電位端電源電位(VSS)的低電位端電源電位線係彼此電性連接。
    n通道電晶體603之第一端、p通道電晶體605之第二端、n通道電晶體608之閘極、n通道電晶體607之第一端、及p通道電晶體610之閘極係彼此電性連接。
    n通道電晶體604之第一端、p通道電晶體606之第二端、n通道電晶體607之閘極、p通道電晶體609之閘極、及n通道電晶體608之第一端係彼此電性連接。
    n通道電晶體607之第二端係電性連接n通道電晶體601之第一端。n通道電晶體608之第二端係電性連接n通道電晶體602之第一端。
    p通道電晶體609之第一端係電性連接用來供應高電位端電源電位(VDD)的高電位端電源電位線。p通道電晶體609之第二端係電性連接p通道電晶體610之第一端。p通道電晶體610之第二端係電性連接n通道電晶體613之第一端。
    p通道電晶體611之第一端係電性連接用來供應高電位端電源電位(VDD)的高電位端電源電位線。p通道電晶體611之第二端係電性連接p通道電晶體612之第一端。p通道電晶體612之第二端係電性連接n通道電晶體614之第一端。
    輸出端13、n通道電晶體601之第二端、n通道電晶體602之第二端、n通道電晶體613之第二端、及n通道電晶體614之第二端係彼此電性連接。
    請注意n通道電晶體601之閘極、n通道電晶體602之閘極、n通道電晶體613之閘極、及n通道電晶體614之閘極具有相同的電位。
    猶如邏輯電路600一般，當使n通道電晶體601、602、613、和614之閘極的電位變高時，邏輯電路620便以類似於傳統XNOR電路的方式來進行算術處理。
    接下來顯示當在邏輯電路620運作期間關閉電源時的電路運作。在傳統XNOR電路中，當在電路運作期間關閉電源時，在算術處理期間的資料會被揮發掉。
    對照之下，由於n通道電晶體601、602、613、和614具有極低之截止電流，因此在使n通道電晶體601、602、613、和614之閘極的電位變低之後，即便關閉電源，邏輯電路620仍會保持節點N_18之電位，因為藉由使n通道電晶體601、602、613、和614之閘極的電位變低，會把節點N_18帶進浮置狀態中。請注意節點N_18係以包括用第15圖之「N_18」指出的部分之粗線來表示的部分。可將電位保持一段足夠長的週期而不須在保留節點(節點N_18)上設置電容器；然而，當必須使保持週期變長時，可以電容器之其一電極電性連接保留節點且電容器之另一電極電性連接低電位端電源電位線的方式來設置電容器。
    然後，再次打開電源之後，藉由使n通道電晶體601、602、613、和614之閘極的電位變高，當再次打開電源時不需要供應輸入電位信號，便可立即地再次啟動算術處理。此外，可降低邏輯電路620的功率耗損。
    根據本發明之一實施例的XNOR電路可藉由適當地結合根據本發明之實施例的邏輯電路來配置，因此並不侷限於邏輯電路600和620。
    如上所述，在邏輯電路600和620中，n通道電晶體601、602、613、和614為具有極低截止電流的電晶體。例如，n通道電晶體601、602、613、和614之各者具有類似於實施例1所述之電晶體15至19、實施例2所述之n通道電晶體51、及實施例2所述之n通道電晶體54之任一者的截止電流特性。另外，n通道電晶體601、602、613、和614之各者會是像n通道電晶體51和54之任一者的電晶體，其使用可大為降低當作載子施體的氫之濃度的氧化物半導體，特別是具有上述氫濃度之氧化物半導體來形成通道形成區。請注意氧化物半導體中的載子濃度最好是與實施例2所述之n通道電晶體51和54中的載子濃度類似。
    在邏輯電路600和620中，沒有特別限制n通道電晶體603、604、607、和608及p通道電晶體605、606、609、610、611、和612，只要是使用包括半導體材料的基板形成之電晶體即可。
    如在n通道電晶體601、602、613、和614的例子中，藉由使用可大為降低當作載子施體的氫之濃度至上述氫濃度之氧化物半導體來形成n通道電晶體603、604、607、和608之通道形成區，可增進降低用來進行算術處理的邏輯電路600和620之功率耗損的效果。
    對於微製造而言，根據本發明之一實施例的XNOR電路最好像邏輯電路600般地配置，其安置具有極低截止電流的電晶體，使得電晶體元件之數量盡可能地減少，因為可縮小電晶體所佔用的面積擴增。另外，對於電路之高速運作而言，根據本發明之一實施例的XNOR電路最好像邏輯電路620般地配置，其保持電性連接輸出端13的節點之電位，亦即，保持由算術處理所得之電位的電路，因為會比在邏輯電路600中更立即地再次啟動算術處理。
    再者，在根據本發明之實施例的XNOR電路(邏輯電路600和620)中，除了具有極低截止電流的電晶體以外的配置(相當於傳統XNOR電路的配置)並不侷限於CMOS電路。例如，為電路配置之元件的p通道電晶體能以n通道增強型電晶體來替換，如同在邏輯電路50和55中。藉由應用n通道增強型電晶體來取代為電路配置之元件的p通道電晶體，邏輯電路600和620中的電晶體能具有相同的導電型。於是，可減少製造步驟，可增加邏輯電路600和620的產量，並可減少製造成本。n通道增強型電晶體亦可以是使用具有上述氫濃度之氧化物半導體來形成通道形成區的電晶體。因此，雖然邏輯電路中的電晶體僅為n通道電晶體，邏輯電路600和620仍可具有較低的功率耗損。
    以上述方式，藉由降低邏輯電路600和620之功率耗損，包括邏輯電路600和邏輯電路620之至少一者的半導體裝置亦可具有較低的功率耗損。再者，藉由降低邏輯電路600和620之功率耗損，用來操作邏輯電路600和620的外部電路可具有較小的負擔。於是，可擴增包括邏輯電路600和邏輯電路620之至少一者的半導體裝置之功能性。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例9)
    本實施例顯示包括在以上實施例之任一者所述之邏輯電路中的電晶體之製造方法。
    在以上實施例之任一者所述之邏輯電路中，包括在CMOS電路中的p通道和n通道電晶體係藉由使用包括半導體材料之基板的一般方法來形成。具有極低截止電流的電晶體(例如邏輯電路50中的n通道電晶體51)可以下列方式獲得：在包括半導體材料之基板上製造p通道電晶體和n通道電晶體，並接著在p通道和n通道電晶體上製造在通道形成區中包括氧化物半導體的電晶體。亦即，使用設有p通道和n通道電晶體的半導體基板作為形成基板，且在基板上設置在通道形成區中包括氧化物半導體的電晶體，藉此可減少邏輯電路中的電晶體所佔用的面積；於是，可達到邏輯電路之微製造。
    請注意在本實施例中，在半導體基板中形成n通道和p通道電晶體之其一者以簡化圖示。內部形成p通道或n通道電晶體的半導體基板700包括一當作源極和汲極的高濃度雜質區701、一低濃度雜質區702、一閘絕緣膜703、一閘極704、及一層間絕緣膜705(請參見第16圖)。此外，在半導體基板700上，設置在通道形成區中包括氧化物半導體的電晶體710。
    電晶體710包括一氧化物半導體層711，其形成在設有p通道或n通道電晶體的半導體基板700上、一源極712a和一汲極712b，係彼此分開形成並接觸氧化物半導體層711、一閘絕緣膜713，至少形成在氧化物半導體層711中的通道形成區上、及一閘極714，形成在閘絕緣膜713上以便與氧化物半導體層711重疊(請參見第17D圖)。
    層間絕緣膜705亦當作氧化物半導體層711的基底絕緣膜。
    層間絕緣膜705至少在其表面中包含氧且最好是使用藉由加熱處理吸附部分氧的絕緣氧化物來形成。最好是使用氧比例超過化學計量組成比中的氧比例之材料來作為藉由加熱處理而從中吸附部分氧的絕緣氧化物來形成。這是因為可藉由加熱處理將氧供應到接觸層間絕緣膜705的氧化物半導體層711。
    例如，可使用以SiOx(x>2)來表示的氧化矽來作為氧比例超過化學計量組成比中的氧比例之絕緣氧化物。然而，沒有特別限制，層間絕緣膜705可使用氧化矽、氧氮化矽、氧化氮矽、氧化鋁、氧氮化鋁、氧化鎵、氧化鉿、氧化釔等等來形成。
    請注意層間絕緣膜705可由複數個堆疊的膜來形成。例如，層間絕緣膜705可具有在氮化矽膜上形成氧化矽膜的堆疊結構。
    在氧比例超過化學計量組成比中的氧比例之絕緣氧化物中，藉由加熱處理容易吸附部分的氧。當藉由加熱處理來輕易地吸附部分的氧時，藉由TDS分析所得之吸附的氧量(被轉換成氧原子的值)會大於或等於1.0×1018 atoms/cm3，最好是大於或等於1.0×1020 atoms/cm3，更好是大於或等於3.0×1020 atoms/cm3。
    在此，說明使用TDS分析的方法。在TDS分析中的氣體吸附量與釋出氣體的積分值成比例。因此，能由氧化物之TDS波譜的積分值與標準樣本的參考值之比例來計算出氣體吸附量。標準樣本的參考值係指在樣本(標準樣本)中所含的預定原子密度與波譜的積分值之間的比例。
    例如，根據包含在預定密度下的氫之矽晶圓的TDS波譜(標準樣本)與氧化物的TDS波譜，氧化物之氧分子(O2)之吸附量(No2)能以下列公式求得。
    NH2係將從標準樣本吸附的氫分子(H2)數量轉成密度所得到的值。SH2係標準樣本的氫分子(H2)之TDS波譜的積分值。換言之，標準樣本的參考值係是NH2/SH2。SO2係絕緣氧化物之氧分子(O2)的TDS波譜之積分值。α係影響TDS波譜之密度的係數。關於公式1的細節可參見日本公開專利申請第H06-275697號。
    請注意由TDS分析所得之吸附的氧量(被轉換成氧原子的值)係藉由使用ESCO公司所製造的熱脫附分析儀設備EMD/WA1000S/W、以及使用包含1×1016 atoms/cm3的氫原子之矽晶圓作為標準樣本來測得。
    在TDS分析中，檢測出部分的氧為氧原子。氧分子與氧原子之間的比例可由氧分子的游離率計算出。由於係數α包括氧分子的游離率，因此已釋出之氧原子數量亦能透過估計氧分子的釋出數量來估算出。
    此外，NO2係氧分子(O2)的吸附量。因此，被轉換成氧原子之氧的吸附量係氧分子(O2)的吸附量的兩倍。
    層間絕緣膜705係透過濺射法、CVD法等，最好是濺射法來形成。當形成氧化矽膜作為層間絕緣膜705時，使用石英(最好是合成石英)靶材作為靶材並使用氬氣作為濺射氣體。替代地，可使用矽靶材作為靶材且可使用含有氧的氣體來作為濺射氣體。可使用氬氣與氧氣之混合氣體或僅使用氧氣來作為含有氧的氣體。
    在形成層間絕緣膜705之後且形成待處理成氧化物半導體層711的氧化物半導體膜之前，進行第一加熱處理。第一加熱處理係用來排除層間絕緣膜705中包含的水和氫之步驟。因此，第一加熱處理之溫度最好高於或等於吸附層間絕緣膜705中包含的水和氫之溫度(水和氫之吸附量具有峰值的溫度)且低於會造成表面形成p通道或n通道電晶體之半導體基板700性質改變或變形之溫度，例如，低於之後進行的第二加熱處理之溫度。在本說明書中，會造成半導體基板700性質改變或變形之溫度係稱為半導體基板700之應變點。
    然後，在形成氧化物半導體膜之後，進行第二加熱處理。第二加熱處理係用來從氧化物半導體膜排除水和氫之步驟，其在形成氧化物半導體膜期間會混入，且更是用來藉由使用層間絕緣膜705作為氧的供應來源來供應氧至氧化物半導體膜之步驟。例如，第二加熱處理最好係以高於或等於200℃且低於半導體基板700之應變點的溫度來進行。然而，第二加熱處理之時序並不以此為限，且可在將氧化物半導體膜處理成氧化物半導體層711之後。以此方式來降低氧化物半導體膜中的氫濃度，藉此可防止電晶體之臨界電壓往負方向偏移。
    作為用來供應氧至氧化物半導體膜之步驟，可藉由使用氧電漿、離子植入法、或離子摻雜法來進行氧摻雜處理。藉由使用離子植入法或離子摻雜法之氧摻雜處理，氧化物半導體膜中可包含過量的氧。藉由第二加熱處理或在第二加熱處理之後的氧摻雜處理，可減少待製造的電晶體710之電特性變化。
    請注意在第二加熱處理中，在氮氣或如氦、氖、或氬氣的稀有氣體中最好不含氫、水、氫氧化物、氫化物等。替代地，引進加熱處理設備中之氮氣或如氦、氖、或氬氣的稀有氣體之純度最好是6N(99.9999%)以上，更好是7N(99.99999%)以上(即，雜質濃度在1ppm以下，最好在0.1ppm以下)。
    此外，氧化物半導體膜或氧化物半導體層711可能會依據第二加熱處理的條件或氧化物半導體膜或氧化物半導體層711之材料而結晶成微晶層或多晶層。例如，氧化物半導體膜或氧化物半導體層711可結晶成具有90%以上、或80%以上之結晶度的微晶半導體層。替代地，氧化物半導體膜或氧化物半導體層711可依據第二加熱處理的條件或氧化物半導體膜或氧化物半導體層711之材料而變成不含結晶成分的非晶氧化物半導體層。另一選擇是，氧化物半導體膜或氧化物半導體層711可變成微晶部分(具有1nm至20nm之晶粒直徑，通常是2nm至4nm)混入非晶氧化物半導體層中的氧化物半導體層。
    表面會形成氧化物半導體膜或氧化物半導體層711之層間絕緣膜705的平均面粗糙度(Ra)最好是1nm以下，更好是0.3nm以下，以在當氧化物半導體膜為結晶時對準結晶方向。藉由提高表面會形成氧化物半導體膜或氧化物半導體層711之層間絕緣膜705的平面性，氧化物半導體膜或氧化物半導體層711可具有高表面平面性；於是，可得到具有較高場效移動率的電晶體。
    在此，平均面粗糙度(Ra)係藉由將由JIS B 0601：2001(ISO 4287：1997)定義的中心線平均粗糙度(Ra)擴大為三維來得到，以便施用Ra於測量表面。平均面粗糙度(Ra)係表示為從基準面到指定面的偏差之絕對值的平均值。
    在此，中心線平均粗糙度(Ra)係藉由下面公式(2)來顯示，其假設具有一測量長度L之部分係從在粗糙度曲線的中心線方向上的粗糙度曲線得到，已取得部分之粗糙度曲線的中心線之方向係由X軸所表示，縱向放大率之方向(垂直於X軸之方向)係由Y軸所表示，且粗糙度曲線係表示為Y=F(X)。
    當以測量資料來表示的表面之測量表面表示為Z=F(X,Y)時，則平均面粗糙度(Ra)為從基準面到指定面的偏差的絕對值之平均值並藉由下列公式(3)來顯示。
    在此，指定面係為粗糙度測量之靶材的表面，且係為由座標(X1,Y1)、(X1,Y2)、(X2,Y1)、和(X2,Y2)表示的四個點所圍之長方形區域。S0表示當指定面是理想地平坦時之指定表面的面積。
    此外，基準面係指平行於在指定面之平均高度上的X-Y表面之表面。總之，當指定面之高度的平均值係以Z0表示時，則基準面之高度亦以Z0表示。
    可利用原子力顯微鏡(AFM)來測得平均面粗糙度(Ra)。
    如上所述，為了使層間絕緣膜705的平均面粗糙度為1nm以下，最好是0.3nm以下，可進行化學機械拋光(CMP)處理。CMP處理係在形成氧化物半導體膜之前進行，最好是在第一加熱處理之前進行。
    在此，進行一次或複數次的CMP處理。當進行複數次CMP處理時，最好以高拋光率來進行第一拋光，之後再以低拋光率進行最後拋光。
    為了平面化層間絕緣膜705，可進行乾式蝕刻等來取代CMP處理。在此，可使用如氯、氯化硼、氯化矽、或四氯化碳的氯基氣體、如四氟化碳、氟化硫、或氟化氮的氟基氣體等來作為蝕刻氣體。
    為了平面化層間絕緣膜705，可進行電漿處理等來取代CMP處理。稀有氣體可使用在電漿處理中。藉由電漿處理，在處理表面上濺射惰性氣體之離子以便藉由濺射作用來平面化在處理表面上的微小不平體。這種電漿處理亦稱為反向濺射法。
    可進行一或更多上述處理以平面化層間絕緣膜705。例如，可只進行反向濺射法、或CMP處理並可接著進行乾式蝕刻。請注意最好進行乾式蝕刻或反向濺射法以防止水進入到待在上面形成氧化物半導體膜之層間絕緣膜705中。尤其是，當在第二加熱處理之後進行平面化處理時，最好進行乾式蝕刻或反向濺射法。
    例如，能以形成氧化物半導體膜、在氧化物半導體膜上形成蝕刻遮罩、並接著進行蝕刻之方式來選擇性形成氧化物半導體層711。替代地，可使用噴墨法或之類。
    對於氧化物半導體膜，可能使用如In-Sn-Ga-Zn基金屬氧化物、In-Hf-Ga-Zn基金屬氧化物、In-Al-Ga-Zn金屬基氧化物、In-Sn-Al-Zn基金屬氧化物、In-Sn-Hf-Zn基金屬氧化物、或In-Hf-Al-Zn基金屬氧化物的四成分金屬氧化物。替代地，可能使用如In-Ga-Zn基金屬氧化物(亦稱為IGZO)、In-Al-Zn基金屬氧化物、In-Sn-Zn基金屬氧化物、Al-Ga-Zn基金屬氧化物、Sn-Al-Zn基金屬氧化物、In-Hf-Zn基金屬氧化物、In-La-Zn基金屬氧化物、In-Ce-Zn基金屬氧化物、In-Pr-Zn基金屬氧化物、In-Nd-Zn基金屬氧化物、In-Sm-Zn基金屬氧化物、In-Eu-Zn基金屬氧化物、In-Gd-Zn基金屬氧化物、In-Tb-Zn基金屬氧化物、In-Dy-Zn基金屬氧化物、In-Ho-Zn基金屬氧化物、In-Er-Zn基金屬氧化物、In-Tm-Zn基金屬氧化物、In-Yb-Zn基金屬氧化物、In-Lu-Zn基金屬氧化物、或Sn-Ga-Zn基金屬氧化物的三成分金屬氧化物；如In-Zn基金屬氧化物、Sn-Zn基金屬氧化物、Al-Zn基金屬氧化物、Zn-Mg基金屬氧化物、Sn-Mg基金屬氧化物、In-Mg基金屬氧化物、或In-Ga基金屬氧化物的兩成分金屬氧化物；氧化銦；氧化錫；氧化鋅；或之類。請注意n元素金屬氧化物包括n種金屬氧化物。例如，In-Ga-Zn基金屬氧化物係表示包含銦(In)、鎵(Ga)、和鋅(Zn)的氧化物，且沒有特別限定其成分比例。In-Ga-Zn基金屬氧化物可包含除了In、Ga、和Zn之外的元素。
    例如，可能使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基金屬氧化物，或任何接近上面成分的金屬氧化物。替代地，可能使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基金屬氧化物，或任何接近上面成分的金屬氧化物。
    然而，沒有限定上述所舉出的材料，可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分之材料。為了得到所需之半導體特性，最好將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間的距離、密度等設為適當的數值。
    例如，「具有原子比為In：Ga：Zn=a：b：c(a+b+c=1)的In-Ga-Zn基金屬氧化物係接近具有原子比為In：Ga：Zn=A：B：C(A+B+C=1)的In-Ga-Zn基金屬氧化物的組成」是指a、b、和c滿足下列關係：(a-A)2+(b-B)2+(c-C)2≦r2，且r例如可以為0.05。此關係適用於其他金屬氧化物。
    請注意金屬氧化物中所包含的氧量最好超過化學計量組成比中氧的含量。過量的氧防止由於待形成之氧化物半導體膜中的氧空缺而產生載子。
    請注意可應用於氧化物半導體膜之金屬氧化物的能隙最好是2 eV以上，更好是2.5 eV以上，又更好是3 eV以上。以此方式，可藉由使用具有寬能隙的金屬氧化物來降低電晶體之截止電流。
    請注意氧化物半導體膜包含氫。請注意氫在一些例子中會以除了氫原子以外的氫分子、水、氫氧化物、或氫化物之形式包含在氧化物半導體膜中。包含在氧化物半導體膜中的氫最好盡可能地少。
    請注意在氧化物半導體膜中的鹼金屬和鹼土金屬之濃度最好要低，且這些濃度最好是1×1018atoms/cm3以下，更好是2×1016atoms/cm3以下。當鹼金屬和鹼土金屬附著到氧化物半導體上時，可能產生載子，而導致電晶體之截止電流增加。
    請注意沒有特別限制氧化物半導體膜之形成方法和厚度，且這些可基於考量待製造之電晶體的大小或之類來決定。氧化物半導體膜之形成方法可例如是濺射法、旋轉塗膜法、印刷法、分子束磊晶法、脈衝雷射沉積法等。氧化物半導體膜之厚度最好是3nm到50nm。這是因為具有50nm或更大之厚度的氧化物半導體膜會使待製造之電晶體具有正常導通的電子特性。再者，當電晶體之通道長度為30μm時，氧化物半導體膜之厚度便設為5nm以下以防止由於短通道長度而導致電晶體之臨界電壓變化。
    例如，在藉由濺射法使用In-Zn基金屬氧化物來形成氧化物半導體膜的例子中，靶材具有In/Zn之原子比為1至100，最好是1至20，更好是1至10之成分比。Zn的原子比係落在上述較佳的範圍內，藉此可提高場效移動率。在此，當化合物的原子比為In：Zn：O=X：Y：Z時，最好滿足Z>1.5X+Y之關係以包含過量的氧。
    在藉由濺射法使用In-Sn-Zn基金屬氧化物來形成氧化物半導體膜的例子中，靶材具有原子比為In：Sn：Zn=1：2：2、2：1：3、1：1：1、20：45：35等之成分比。In-Sn-Zn基金屬氧化物最好亦包含過量的氧。
    在本實施例中，係藉由使用In-Ga-Zn基金屬氧化物靶材之濺射法形成氧化物半導體膜來作為較佳實例。可使用稀有氣體(例如，氬)、氧氣、或稀有氣體與氧氣之混合氣體來作為濺射氣體。
    In-Ga-Zn基金屬氧化物靶材的例子中包括具有In2O3：Ga2O3：ZnO=1：1：1之成分比(莫耳比)的靶材、具有In2O3：Ga2O3：ZnO=1：1：2之成分比(莫耳比)的靶材、具有In2O3：Ga2O3：ZnO=1：1：4之成分比(莫耳比)的靶材，及具有In2O3：Ga2O3：ZnO=2：1：8之成分比(莫耳比)的靶材。
    最好使用已去除掉氫、水、氫氧化物、氫化物或之類的高純度氣體作為用於形成氧化物半導體膜的濺射氣體。為了使濺射氣體變成高純度氣體，會去除附著於處理室內壁的氣體且在形成氧化物半導體膜之前，使表面形成p通道或n通道電晶體之半導體基板700受到加熱處理。替代地，引進處理室中的濺射氣體最好是高純度氣體。在此例中，氬氣之純度為9N(99.9999999%)以上，露點為-121℃，水和氫的含量分別為0.1ppb和0.5ppb。氧氣之純度為8N(99.999999%)以上，露點為-112℃，水和氫的含量各為1ppb。在表面形成p通道或n通道電晶體之半導體基板700係維持在高溫的狀態下形成氧化物半導體膜，藉此可降低氧化物半導體膜中的雜質濃度。在此，形成了表面形成p通道或n通道電晶體之半導體基板700的溫度係高於或等於100℃且小於或等於600℃，最好是高於或等於200℃且小於或等於400℃。
    請注意氧化物半導體膜可具有單晶結構或非單晶結構。非單晶結構是指非晶結構、部分地包括結晶部分的非晶結構、多晶結構、微晶結構等之任一者。
    在具有非晶結構之氧化物半導體膜的例子中，可較容易得到平坦的表面，如此當使用氧化物半導體膜來製造電晶體時，可減少介面散射，並可較容易得到較高的場效移動率。
    藉由使用具有結晶結構(即單晶結構、部分地包括結晶部分的非晶結構、多晶結構、及微晶結構)之氧化物半導體膜，能進一步減少塊內缺陷，且當提高氧化物半導體的表面平坦性時，能獲得比使用具有非晶結構的氧化物半導體膜更高的移動率。如上所述，為了提高表面的平面性，最好在具有1nm以下，更好是0.3nm以下之平均面粗糙度(Ra)之平坦表面(在本實施例中是層間絕緣膜705)上形成氧化物半導體膜。
    在氧化物半導體膜具有結晶結構的例子中，最好使用c軸對準結晶的氧化物半導體(CAAC-OS)膜。當氧化物半導體膜係CAAC-OS膜時，可提高電晶體之可靠度。
    請注意CAAC-OS膜是指一種包括具有c軸對準的晶體的氧化物半導體膜，其從ab平面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。在晶體中，沿著c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab平面(或表面、或介面上)上a軸或b軸的方向不同(即，晶體以c軸為中心回轉)。
    從更廣義來理解，CAAC-OS膜是指非單晶氧化物半導體膜，其包括在從垂直於ab平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
    CAAC-OS膜不是單晶，但這並不表示只由非晶成分組成CAAC-OS膜。雖然CAAC-OS膜包括結晶部分，但在一些情況下一個結晶部分與另一結晶部分的邊界是不明顯的。
    可以氮取代部分包括在CAAC-OS膜中的氧。包括在CAAC-OS膜中的各結晶部分之c軸可朝向一個方向(例如，垂直於在表面形成CAAC-OS膜的基板面、或CAAC-OS膜之表面、膜表面、或介面的方向)。或者，包括在CAAC-OS膜中各結晶部分之ab平面的法線可朝向一個方向(例如，垂直於基板面、或CAAC-OS膜之表面、膜表面、或介面的方向)。
    CAAC-OS膜可根據其組成等而變成導體、半導體或絕緣體。又，CAAC-OS膜可根據其組成等而傳送或不傳送可見光。
    有一種材料作為上述CAAC-OS膜的例子，其形成膜狀，並從垂直於膜表面、基板表面、或介面之方向觀察時具有三角形或六角形的原子排列，並且在觀察膜的剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
    詳細說明CAAC-OS膜之結晶結構。在下面說明中，原則上，在第18A至18E圖、第19A至19C圖、及第20A至20C圖中，向上方向相當於c軸方向且垂直於c軸方向之平面相當於ab平面。當只說「上半部」和「下半部」時，是指ab平面上方的上半部和ab平面下方的下半部。另外，在第18A至18E圖中，以圓圈圈上的O表示四配位O原子，而以雙重圓圈圈上的O表示三配位O原子。
    第18A圖顯示包括一個六配位銦(以下稱為In)原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。這裡，包括一個金屬原子及靠近其之氧原子的結構係稱為小群組。第18A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位O原子各存在於第18A圖中的上半部和下半部。在第18A圖所示之小群組中，電荷是0。
    第18B圖顯示包括一個五配位鎵(以下稱為Ga)原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。所有的三配位O原子都存在於ab平面上。一個四配位O原子各存在於第18B圖中的上半部和下半部。因為In原子可具有五個配位，所以In原子也能具有第18B圖所示之結構。在第18B圖所示之小群組中，電荷是0。
    第18C圖顯示包括一個四配位鋅(以下稱為Zn)原子和靠近Zn原子之四個四配位O原子的結構。第18C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第18C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。在第18C圖所示之小群組中，電荷是0。
    第18D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第18D圖中，三個四配位O原子各存在於上半部和下半部。在第18D圖所示之小群組中，電荷是+1。
    第18E圖顯示包括兩個Zn原子的小群組。第18E圖的上半部和下半部各具有一個四配位O原子。在第18E圖所示之小群組中，電荷是-1。
    這裡，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(亦稱為單位格)。
    現在，說明小群組之間之接合的規則。第18A圖中的六配位In原子之上半部的三個O原子在向下方向上各具有三個靠近的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。第18B圖中的五配位Ga原子之上半部的一個O原子在向下方向上具有一個靠近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。第18C圖中的四配位Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於靠近並在各四配位O原子下方之金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於靠近並在各四配位O原子上方之金屬原子的數量。由於四配位O原子的配位數量是4，因此靠近O原子下方和上方之金屬原子的總數量為4。藉此，當在一個金屬原子上方與在另一金屬原子下方之四配位O原子之總數量為4時，可互相接合兩種包括金屬原子的小群組。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
    配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，以使疊層結構的總電荷是0。
    第19A圖顯示包括在In-Sn-Zn-O基材料之疊層結構中的中群組之模型。第19B圖顯示包括三個中群組的大群組。請注意第19C圖顯示在從c軸方向觀看第19B圖之疊層結構之情形下的原子排列。
    在第19A圖中，為了簡單明瞭而省略了三配位O原子，並以圓圈顯示四配位O原子；圓圈中的數字表示四配位O原子的數量。例如，以圈起來的3代表Sn原子之上半部和下半部各具有三個四配位O原子。同樣地，在第19A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第19A圖也顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
    在包括在第19A圖之In-Sn-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子，In原子會接合在上半部靠近三個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子，In原子會接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組，且小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的Sn原子。接合複數個上述之中群組，便構成了大群組。
    這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第18E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，而能使疊層結構的總電荷為0。
    In原子可具有5個配位或6個配位。具體來說，當重複第19B圖所示的大群組時，可得到In-Sn-Zn-O基結晶(In2SnZn3O8)。請注意所得到之In-Sn-Zn-O基結晶的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
    上述規則也適用於下列氧化物：上述之四成分金屬氧化物、三成分金屬氧化物、或兩成分金屬氧化物。
    第20A圖顯示包括在In-Ga-Zn-O基材料之疊層結構中的中群組之模型作為實例。
    在包括在第20A圖之In-Ga-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子，及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。接合複數個上述之中群組，便構成了大群組。
    第20B圖顯示包括三個中群組的大群組。請注意第20C圖顯示在從c軸方向觀看第20B圖之疊層結構之情形下的原子排列。
    這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，結合了這些小群組之中群組的總電荷永遠是0。
    為了形成In-Ga-Zn-O基材料之疊層結構，不只可使用第20A圖所示之中群組也可使用不同於第20A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
    可用於包括在根據本發明之一實施例的邏輯電路中之絕緣閘極型電晶體的實際測量之場效移動率會因各種原因而比本來的移動率低；此現象不只發生在使用氧化物半導體的情況下。降低移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。當使用Levinson模型時，可以理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
    假設半導體之原本移動率和測得之場效移動率分別是μ0和μ，且半導體中存在位能障壁(如晶粒邊界)，能以下列公式(4)來表示場效移動率μ。在此，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。
    當假設位能障壁是由缺陷造成時，可根據Levinson模型以下列公式(5)來表示位能障壁的高度E。
    這裡的e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示通道的載子表面密度，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。
    在絕緣閘極型電晶體中使用的半導體層之厚度小於或等於30 nm的情形下，通道形成區的厚度可視為與半導體層的厚度相同。在線性區的汲極電流Id可以下列公式(6)表示。
    在此，L表示通道長度且W表示通道寬度，而L與W各是10μm。另外，Vd表示汲極電壓。當上面等式的兩邊除以Vg並接著對兩邊取對數時，可得到下列公式(7)。
    公式(7)的右邊是Vg的函數。由公式(7)可知，可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸來標繪出實際測量值而得到的圖表的直線的斜率求得缺陷密度N。亦即，可從電晶體之Id-Vg特性來評估缺陷密度。在銦(In)、錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體中，缺陷密度N大約為1×1012/cm2。
    基於如上所述那樣得到的缺陷密度等，從公式(3)及公式(4)可計算出μ0為120 cm2/V．s。包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是40 cm2/V．s。然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/V．s。
    請注意即便氧化物半導體膜內部不存在缺陷，通道形成區與閘絕緣膜間的介面之散射也會影響電晶體之傳輸特性。換言之，在離通道形成區與閘絕緣膜間之介面距離x的位置上的移動率μ1可由下列公式(8)表示。
    在此，D表示在閘極方向上的電場，而B和1是常數。B和1可根據實際的測量結果求得；根據上述測量結果，B是4.75×107 cm/s且1是10 nm(介面散射影響到達的深度)。當增加D時(即，當增加閘極電壓時)，公式(8)的第二項便增加，所以移動率μ1降低。
    第21圖顯示電晶體之移動率μ2的計算結果，其中此電晶體的通道形成區包括理想的氧化物半導體且半導體內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的裝置模擬軟體Sentaurus Device，並假設能隙、電子親和性、相對介電常數和氧化物半導體的厚度分別為3.1 eV、4.6 eV、15、和30 nm。這些數值係由測量以濺射法形成之薄膜來得到。此外，假設閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。閘絕緣膜之厚度係假設為30 nm，且其相對介電常數係假設為4.1。通道長度和通道寬度各係假設為10μm，且汲極電壓Vd係假設為0.1V。
    如第21圖所示，在稍微超過1V之閘極電壓上，場效移動率具有大於100 cm2/V．s的峰值，且隨著閘極電壓因為介面散射的影響增加而變更高而下降。請注意為了降低介面散射，希望氧化物半導體層的表面在原子級上是平坦的(原子層平坦)。
    第22A至22C圖、第23A至23C圖、及第24A至24C圖顯示使用具有上述移動率之氧化物半導體所製造的微型電晶體之電子特性的計算結果。第25A及25B圖顯示用於計算的電晶體之剖面結構。第25A及25B圖所示之電晶體各包括在氧化物半導體層中具有n+型導電性的半導體區1030a和半導體區1030c。半導體區1030a和半導體區1030c的電阻率為2×10-3Ω cm。
    第25A圖所示之電晶體係形成在基底絕緣體1010和嵌進基底絕緣體1010中並由氧化鋁組成的嵌入絕緣體1020上。電晶體包括半導體區1030a、半導體區1030c、夾在之間充當通道形成區的本質半導體區1030b、及閘極1050。閘極1050的寬度為33 nm。
    閘絕緣體1040係形成在閘極1050與半導體區1030b之間。此外，側壁絕緣體1060a和側壁絕緣體1060b係在閘極1050的兩側表面上形成，且絕緣體1070係在閘極1050上形成以便防止閘極1050與另一佈線之間發生短路。側壁絕緣體具有5nm的寬度。源極1080a和汲極1080b係分別設置與半導體區1030a和半導體區1030c接觸。請注意此電晶體的通道寬度為40nm。
    第25B圖之電晶體與第25A圖之電晶體的相同之處為形成在基底絕緣體1010和由氧化鋁組成的嵌入絕緣體1020上，並且包括半導體區1030a、半導體區1030c、置於之間的本質半導體區1030b、寬度為33nm的閘極1050、閘絕緣體1040、側壁絕緣體1060a、側壁絕緣體1060b、絕緣體1070、源極1080a和汲極1080b。
    第25A圖所示之電晶體與第25B圖所示之電晶體的不同之處為側壁絕緣體1060a及側壁絕緣體1060b下的半導體區的導電型。在第25A圖所示之電晶體中，側壁絕緣體1060a及側壁絕緣體1060b下的半導體區為部分具有n+型導電性的半導體區1030a及部分具有n+型導電性的半導體區1030c，而在第25B圖所示之電晶體中，側壁絕緣體1060a及側壁絕緣體1060b下的半導體區為部分的本質半導體區1030b。換言之，在第25B圖的半導體層中，設置既不與半導體區1030a(半導體區1030c)重疊也不與閘極1050重疊之寬度為Loff的區域。此區域係稱為偏移區，且寬度Loff稱為偏移長度。如從圖所見，偏移長度與側壁絕緣體1060a(側壁絕緣體1060b)的寬度相同。
    計算中使用的其他參數係如上所述。關於計算，使用Synopsys公司製造的相同裝置模擬軟體。第22A至22C圖顯示具有第25A圖所示之結構的電晶體的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg(閘極與源極間的電位差)依賴性。汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
    第22A圖顯示在閘絕緣體之厚度為15 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性，第22B圖顯示在閘絕緣體之厚度為10 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性，而第22C圖顯示在閘絕緣體之厚度為5 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性。閘絕緣體越薄，尤其是截止狀態下的汲極電流Id(截止狀態電流)越顯著降低。對照下，移動率μ的峰值和導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。圖顯示了在閘極電壓為1V前後時汲極電流超過記憶體元件等所需之10μA。
    第23A至23C圖顯示具有第25B圖所示之結構的電晶體當偏移長度Loff為5nm時的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第23A圖顯示在閘絕緣體之厚度為15 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性，第23B圖顯示在閘絕緣體之厚度為10 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性，而第23C圖顯示在閘絕緣體之厚度為5 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性。
    另外，第24A至24C圖顯示具有第25B圖所示之結構的電晶體當偏移長度Loff為15nm時的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第24A圖顯示在閘絕緣體之厚度為15 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性，第24B圖顯示在閘絕緣體之厚度為10 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性，而第24C圖顯示在閘絕緣體之厚度為5 nm之情況下的電晶體的汲極電流Id及移動率μ之閘極電壓Vg依賴性。
    在任一結構中，當閘絕緣體越薄，截止電流越顯著降低，但是移動率μ的峰值和導通電流沒有顯著的變化。
    請注意在第22A至22C圖中的移動率μ之峰值大約為80 cm2/V．s，在第23A至23C圖中大約為60 cm2/V．s，及在第24A至24C圖中大約為40 cm2/V．s；因此，移動率μ之峰值會隨著偏移長度Loff增加而減少。此外，也同樣適用於截止電流。導通電流也隨著偏移長度Loff的增加而減少；然而，導通電流的減少程度比截止電流的減少程度平緩許多。此外，圖顯示了於任一結構中，在閘極電壓為1V前後時汲極電流超過記憶體元件等所需之10μA。
    在此，說明用來形成CAAC-OS膜的方法。
    首先，藉由濺射法、分子束磊晶法、原子層沉積法、脈衝雷射沉積法等來形成氧化物半導體膜。請注意藉由在維持半導體基板700於高溫下期間形成氧化物半導體膜，結晶部分對非晶部分的比例會很高。此時，半導體基板700之溫度為例如高於或等於150℃且低於或等於700℃，最好是高於或等於150℃且低於或等於450℃，更好是高於或等於200℃且低於或等於350℃。
    這裡，形成之氧化物半導體膜可能受到加熱處理。藉由加熱處理，結晶部分對非晶部分的比例會很高。在此加熱處理中，表面設有p通道或n通道電晶體的半導體基板700所採用的溫度係例如高於或等於200℃且低於半導體基板700之應變點，最好是高於或等於250℃且低於或等於450℃。進行加熱處理達3分鐘以上，最好是3分鐘至24小時之間。當加熱處理的時間增加時，結晶部分對非晶部分的比例甚至會很高；然而，會降低生產力。請注意可在氧化氣圍或惰性氣圍中進行加熱處理，但不以此為限。也可以在減壓下進行此加熱處理。
    氧化氣圍係指包含氧化氣體的氣圍。氧化氣體的例子包括氧氣、臭氧、氧化氮等氣體。最好盡可能地去除氧化物半導體膜中所包含之較不好的成分(例如，水和氫)。例如，氧氣、臭氧、或氧化氮之純度係高於或等於8N(99.999999%)，最好是高於或等於9N(99.9999999%)。
    氧化氣圍可包含如稀有氣體之惰性氣體。請注意氧化氣圍包含濃度為10ppm以上的氧化氣體。
    請注意惰性氣圍包含惰性氣體(例如，氮氣或稀有氣體)且包含如濃度為10ppm以下之氧化氣體的反應氣體。
    請注意快速熱退火(RTA)設備可用於所有加熱處理。藉由使用RTA設備，只有在短時間內能以較高溫度來進行加熱處理。因此，氧化物半導體膜之結晶部分的比例甚至會比非晶部分的比例更高，並能防止生產力降低。
    然而，用於所有加熱處理的設備並不侷限於RTA設備；例如，可使用裝設藉由來自如電阻加熱器的熱傳導或熱輻射來加熱待處理物體的單元之設備。用於所有加熱處理的加熱處理設備之例子包括電爐和如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈的燈所發射出的光輻射(電磁波)來加熱待處理物體的設備。GRTA設備係為一種使用高溫氣體作為加熱媒介來進行加熱待處理物體的設備。這裡，高溫氣體之溫度最好高於待處理物體之加熱溫度。
    藉由使用氮濃度為1×1017atom/cm3至5×1019atom/cm3的In-Ga-Zn基金屬氧化物，形成了具有c軸對準六角形結晶結構之金屬氧化物膜，且含有Ga和Zn的一或更多層係設置在In-O結晶平面(包含銦和氧的結晶平面)的兩層之間。
    可以上述方式來形成CAAC-OS膜。
    相較於具有非晶結構的氧化物半導體膜，CAAC-OS膜在金屬和氧之間的接合具有高整齊度。換言之，在具有非晶結構的氧化物半導體膜中，與金屬原子配位的氧原子數量可依據毗連之金屬的種類而改變，但在CAAC-OS膜中，與金屬原子配位的氧原子數量會實質地相等。因此，即使以微觀級也幾乎看不見氧空缺，且能避免由於氫原子(包括氫離子)、鹼金屬原子所造成之電荷移動及導電性的不穩定性。
    於是，對通道形成區使用CAAC-OS膜來形成電晶體，如此能抑制在對電晶體進行光照射與偏置溫度(BT)的壓力測試之後而發生的電晶體之臨界電壓的變化量，且電晶體可具有穩定的電子特性。
    接著，在氧化物半導體膜上形成蝕刻遮罩並進行蝕刻，如此便形成了氧化物半導體層711(請參見第17A圖)。
    然後，源極712a和汲極712b係彼此分開形成並接觸氧化物半導體層711(請參見第17B圖)。
    例如，能以藉由濺射法形成導電膜(例如，添加給予一種導電型的雜質元素之金屬膜或矽膜)、在導電膜上形成蝕刻遮罩、並進行蝕刻之方式來選擇性地形成源極712a和汲極712b。替代地，可使用噴墨法或之類。請注意欲成為源極712a和汲極712b的導電膜可由單層或由複數個疊層來形成。例如，導電膜可具有在Ti層之間夾有Al層的三層結構。請注意源極712a和汲極712b亦當作信號線。
    接著，至少在氧化物半導體層711中的通道形成區上形成閘絕緣膜713(請參見第17C圖)。
    閘絕緣膜713可以例如藉由使用絕緣材料(例如，氮化矽、氧化氮矽、氧氮化矽、或氧化矽)之濺射法來形成。請注意閘絕緣膜713可由單層或由複數個疊層來形成。例如，在本實施例中，係採用氧氮化矽層疊在氮化矽層上之兩層的堆疊結構。請注意在藉由濺射法形成閘絕緣膜713的情況下，可防止氫和水進入氧化物半導體層711中。此外，閘絕緣膜713最好是一種絕緣氧化物膜，因為可被供應氧以填補氧空缺。
    請注意「氧化氮矽」包含的氮多於氧。又，「氧氮化矽」包含的氧多於氮。
    氧化物半導體膜可藉由乾式蝕刻來處理。例如，可使用氯氣或三氯化硼和氯氣之混合氣體來作為用於乾式蝕刻的蝕刻氣體。然而，沒有對其限制，可使用濕式蝕刻或可使用另一種能處理氧化物半導體膜的方法。
    閘絕緣膜713至少在接觸氧化物半導體層711的部分中包含氧，且最好係使用藉由加熱處理吸附掉部分的氧之絕緣氧化物來形成。換言之，最好使用指定作為層間絕緣膜705的材料之任一材料。當與氧化物半導體層711接觸之閘絕緣膜713的部分係使用氧化矽來形成時，則可將氧供應至氧化物半導體層711並可避免減少電晶體之阻抗。
    請注意當閘絕緣膜713係使用如鉿矽酸鹽(HfSiOx，(x>0)、加入氮的鉿矽酸鹽(HfSixOyNZ，(x>0，y>0，z>0))、加入氮的鉿鋁酸鹽(HfAlxOyNZ，(x>0，y>0，z>0))、氧化鉿、氧化釔、或氧化鑭之高介電材料來形成時，可降低閘洩漏電流。這裡，閘洩漏電流係指在閘極和源極或汲極之間流動的電流。再者，可堆疊使用高介電材料形成的層及使用氧化矽、氧化氮矽、氮化矽、氧化氮矽、氧化鋁、氧氮化鋁、和氧化鎵之任一者形成的層。請注意即便閘絕緣膜713具有堆疊結構，但最好使用以上絕緣氧化物來形成接觸氧化物半導體層711的部分。另外，為了不從氧化物半導體層711中釋放出氧，最好在絕緣氧化物上形成幾乎不傳送氧的氧化鋁或之類。例如，作為閘絕緣膜713，可依序堆疊由濺射法沉積的氧化矽、由濺射法沉積的氧化鋁、及氧氮化矽。
    閘絕緣膜713之厚度是1nm到300nm，最好是5nm到50nm。當閘絕緣膜713之厚度是5nm以上時，特別能夠降低閘洩漏電流。
    在此，可另外在惰性氣體氣圍或氧氣氣圍中進行第三加熱處理。請注意第三加熱處理可在與第二加熱處理相同的條件下進行，例如，以高於或等於200℃且低於半導體基板700之應變點，最好是高於或等於200℃且低於或等於400℃，更好是高於或等於250℃且低於或等於350℃之溫度來進行。藉由第三加熱處理可防止餘留在氧化物半導體層711中的氫和水擴散至閘絕緣膜713中。此外，藉由第三加熱處理可將氧供應至氧化物半導體層711，其中閘絕緣膜713係當作供應來源。
    無論是在氧化物半導體層711上形成閘絕緣膜713之後或/及在將導電膜形成為閘極714之後之其一者或兩者，都可進行一次或複數次的第三加熱處理。
    藉由加熱處理，氧化物半導體層711中的氫濃度最好是5.0×1019atom/cm3以下，更好是5.0×1018atom/cm3以下。
    接下來，在閘絕緣膜713上形成導電膜，在導電膜上形成蝕刻遮罩，並進行蝕刻，以便形成閘極714(請參見第17D圖)。請注意閘極至少係當作掃描線。
    可使用與源極712a和汲極712b相同的材料和方法來形成閘極714。
    雖然並未顯示，但最好藉由使用閘極714作為遮罩來添加摻雜物到氧化物半導體層711，如此在氧化物半導體層711中形成源極區和汲極區。在此，請注意可藉由離子植入法或離子摻雜法來添加摻雜物。或者，可藉由在含有摻雜物的氣體氣圍中進行電漿處理來添加摻雜物。可使用氮、磷、硼等來作為所添加的摻雜物。
    在使用抗蝕材料形成蝕刻遮罩的情況下，可在形成第17D圖所示之電晶體710時藉由灰化來移除蝕刻遮罩。
    雖然並未顯示，但可形成保護絕緣膜以覆蓋電晶體710。當保護絕緣膜為單層時，最好形成一種幾乎不會透過氧、氫、和水的絕緣膜，例如氧化鋁膜。當保護絕緣膜是堆疊層時，最好形成一種超過化學計量組成比的氧且藉由加熱處理釋放出部分氧之絕緣氧化物膜及一種幾乎不會透過氧、氫、和水的絕緣膜。例如，形成作為層間絕緣膜705所範示的絕緣氧化物膜及氧化鋁膜的堆疊。請注意藉由使用氧化鋁膜作為保護絕緣膜，可防止氧化物半導體層711中的氧被釋放到外部，且防止氫和水從外部進入到氧化物半導體層711中；因此，電晶體710之電特性會變得良好。
    在形成保護絕緣膜之後，可進行類似於第二或第三加熱處理的加熱處理。
    以上述方式，可在置於半導體基板上的電晶體上製造在所形成之氧化物半導體層中形成通道形成區的電晶體。
    以上述方式製造的電晶體在室溫下的每微米通道寬度之截止電流值為10 aA/μm(1×10-17A/μm)以下，1 aA/μm(1×10-18A/μm)以下，1 zA/μm(1×10-21A/μm)以下，或1yA/μm(1×10-24A/μm)以下。
    當作掃描線和信號線的導電層之至少一者最好使用銅來形成，因為佈線會具有較低的阻抗。
    此外，如在氧化物半導體層中形成通道形成區的電晶體所述之電晶體係為一實例；因此，在氧化物半導體層中形成通道形成區的電晶體可具有各種模式而不會侷限於以上電晶體。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。 (實施例10)
    本實施例顯示在根據本發明之一實施例的邏輯電路中使用具有極低截止電流的電晶體之優點。
    根據本發明之一實施例的邏輯電路包括具有極低截止電流的電晶體；因此，即使在關閉邏輯電路的電源之後，仍會保持輸入至邏輯電路的電位或由算術電路所得之電位。這是因為根據本發明之一實施例的半導體裝置會因包括氧化物半導體的電晶體而具有非揮發特性。
    藉由提出一種不會使輸入至邏輯電路的電位或由算術電路所得之電位降低的元件來取代具有極低截止電流的電晶體，即使在關閉邏輯電路的電源之後，仍可類似於本發明之一實例來獲得非揮發特性。例如，利用自旋電子學的磁性隧道接合元件(MTJ元件)係稱作是不會使電位降低的元件。當設置在絕緣膜上方和下方的膜中的自旋方向是平行時，MTJ元件便藉由設定低阻抗狀態來儲存資料，或當其方向不是平行時，便藉由設定高阻抗狀態來儲存資料。因此，其操作原理完全與包括在本實施例中所述之氧化物半導體的記憶體電路之操作原理完全不同。
    現在參考表格1，在包括MTJ元件的非揮發性邏輯電路與包括具有氧化物半導體之電晶體(即具有極低截止電流的電晶體)的非揮發性邏輯電路之間作出比較。
    如表格1所示，MTJ元件是電流驅動，如此藉由改變磁性自旋方向可輸入或保持電位。對照之下，包括氧化物半導體之電晶體是電壓驅動，如此藉由切換電晶體的導通和截止狀態來輸入或保持電位。
    MTJ元件和包括氧化物半導體之電晶體兩者皆可實現非揮發性邏輯電路而理論上不會限制寫入時間。
    MTJ元件的不利之處在於當因為含有磁性材料而使溫度為居里溫度或更高時，會失去磁性。此外，由於採用電流驅動，故MTJ元件會與矽雙極裝置相容。然而，矽雙極裝置不適用於高度整合。再者，MTJ元件的問題在於，僅管MTJ元件需要低寫入電流，但其功率耗損仍會隨著整合而增加。
    為了實現半導體裝置的高度整合，會堆疊各種元件以獲得三維整合。然而，這種三維整合對於包括MTJ元件的半導體裝置是困難的。對照之下，包括具有氧化物半導體之電晶體的半導體裝置則適用於以三維方式堆疊的堆疊整合。
    原則上，MTJ元件對於磁場具有低阻抗，以致於當MTJ元件暴露於高磁場時，很可能改變自旋方向。另外，由於將用於MTJ元件的磁體奈米化，因此必須控制磁波動。
    另外，對MTJ元件使用稀土元素；於是，在形成對重金屬污染敏感之矽半導體的過程中需要特別關注整合形成MTJ元件的過程。MTJ元件之每元件的材料成本都很昂貴。
    另一方面，包括氧化物半導體之電晶體具有類似於矽MOSFET的元件結構及操作原理，除了通道形成區係使用如金屬氧化物的半導體材料形成以外。再者，包括氧化物半導體層之電晶體不會受到磁場的影響，且不會因為磁場而造成軟性誤差。因此，相較於包括MTJ元件的非揮發性半導體裝置，根據本發明之一實施例的半導體裝置對於磁場具有高穩定性。又，根據本發明之一實施例的半導體裝置可與矽整合電路高度相容。
    基於上述，為了實現非揮發性半導體裝置，最好使用具有極低截止電流的電晶體，尤其是使用包括氧化物半導體的電晶體。
    請注意本實施例之內容或其部分內容可自由地結合其他實施例之內容或其部分內容。
    本申請書係基於2011/5/6向日本專利局申請的日本專利申請書第2011-103821號，特此須合併參考其全部內容。
    10‧‧‧邏輯電路
    11‧‧‧第一輸入端
    12‧‧‧第二輸入端
    13‧‧‧輸出端
    14‧‧‧主邏輯電路部
    15‧‧‧電晶體
    16‧‧‧第一電晶體
    17‧‧‧第二電晶體
    20‧‧‧邏輯電路
    IN‧‧‧輸入電位信號
    OUT‧‧‧輸出電位信號
    VDD‧‧‧高電位端電源電位
    VSS‧‧‧低電位端電源電位
    30‧‧‧邏輯電路
    40‧‧‧邏輯電路
    18‧‧‧第一電晶體
    19‧‧‧第二電晶體
    IN_1‧‧‧輸入電位信號
    IN_2‧‧‧輸入電位信號
    50‧‧‧邏輯電路
    51‧‧‧n通道電晶體
    58‧‧‧p通道電晶體
    59‧‧‧n通道電晶體
    55‧‧‧邏輯電路
    54‧‧‧n通道電晶體
    N_1‧‧‧節點
    N_2‧‧‧節點
    N_3‧‧‧節點
    N_4‧‧‧節點
    N_5‧‧‧節點
    N_6‧‧‧節點
    N_7‧‧‧節點
    N_8‧‧‧節點
    N_9‧‧‧節點
    N_10‧‧‧節點
    N_11‧‧‧節點
    N_12‧‧‧節點
    N_13‧‧‧節點
    N_14‧‧‧節點
    N_15‧‧‧節點
    N_16‧‧‧節點
    N_17‧‧‧節點
    N_18‧‧‧節點
    100‧‧‧邏輯電路
    110‧‧‧邏輯電路
    120‧‧‧邏輯電路
    130‧‧‧邏輯電路
    101‧‧‧n通道電晶體
    102‧‧‧n通道電晶體
    103‧‧‧n通道電晶體
    104‧‧‧n通道電晶體
    105‧‧‧p通道電晶體
    106‧‧‧p通道電晶體
    107‧‧‧n通道電晶體
    ‧‧‧電位
    200‧‧‧邏輯電路
    210‧‧‧邏輯電路
    220‧‧‧邏輯電路
    230‧‧‧邏輯電路
    201‧‧‧n通道電晶體
    202‧‧‧n通道電晶體
    203‧‧‧n通道電晶體
    204‧‧‧n通道電晶體
    205‧‧‧p通道電晶體
    206‧‧‧p通道電晶體
    207‧‧‧n通道電晶體
    300‧‧‧邏輯電路
    310‧‧‧邏輯電路
    301‧‧‧n通道電晶體
    302‧‧‧n通道電晶體
    303‧‧‧n通道電晶體
    304‧‧‧n通道電晶體
    305‧‧‧p通道電晶體
    306‧‧‧p通道電晶體
    308‧‧‧n通道電晶體
    309‧‧‧p通道電晶體
    400‧‧‧邏輯電路
    410‧‧‧邏輯電路
    401‧‧‧n通道電晶體
    402‧‧‧n通道電晶體
    403‧‧‧n通道電晶體
    404‧‧‧n通道電晶體
    405‧‧‧p通道電晶體
    406‧‧‧p通道電晶體
    408‧‧‧n通道電晶體
    409‧‧‧p通道電晶體
    500‧‧‧邏輯電路
    520‧‧‧邏輯電路
    501‧‧‧n通道電晶體
    502‧‧‧n通道電晶體
    503‧‧‧n通道電晶體
    504‧‧‧n通道電晶體
    505‧‧‧p通道電晶體
    506‧‧‧p通道電晶體
    507‧‧‧p通道電晶體
    508‧‧‧p通道電晶體
    509‧‧‧n通道電晶體
    510‧‧‧n通道電晶體
    511‧‧‧n通道電晶體
    512‧‧‧n通道電晶體
    513‧‧‧n通道電晶體
    514‧‧‧n通道電晶體
    600‧‧‧邏輯電路
    620‧‧‧邏輯電路
    601‧‧‧n通道電晶體
    602‧‧‧n通道電晶體
    603‧‧‧n通道電晶體
    604‧‧‧n通道電晶體
    605‧‧‧p通道電晶體
    606‧‧‧p通道電晶體
    607‧‧‧n通道電晶體
    608‧‧‧n通道電晶體
    609‧‧‧p通道電晶體
    610‧‧‧p通道電晶體
    611‧‧‧p通道電晶體
    612‧‧‧p通道電晶體
    613‧‧‧n通道電晶體
    614‧‧‧n通道電晶體
    700‧‧‧半導體基板
    701‧‧‧高濃度雜質區
    702‧‧‧低濃度雜質區
    703‧‧‧閘絕緣膜
    704‧‧‧閘極
    705‧‧‧層間絕緣膜
    710‧‧‧電晶體
    711‧‧‧氧化物半導體層
    712a‧‧‧源極
    712b‧‧‧汲極
    713‧‧‧閘絕緣膜
    714‧‧‧閘極
    1010‧‧‧基底絕緣體
    1020‧‧‧嵌入絕緣體
    1030a‧‧‧半導體區
    1030b‧‧‧本質半導體區
    1030c‧‧‧半導體區
    1040‧‧‧閘絕緣體
    1050‧‧‧閘極
    1060a‧‧‧側壁絕緣體
    1060b‧‧‧側壁絕緣體
    1070‧‧‧絕緣體
    1080a‧‧‧源極
    1080b‧‧‧汲極
    在附圖中：第1A及1B圖係繪示根據本發明之實施例的邏輯電路之方塊圖；第2A及2B圖係繪示根據本發明之實施例的邏輯電路之方塊圖；第3A及3B圖係繪示根據本發明之實施例的邏輯電路之電路圖；第4A及4B圖係繪示根據本發明之實施例的邏輯電路之電路圖；第5A及5B圖係繪示根據本發明之實施例的邏輯電路之電路圖；第6A及6B圖係繪示根據本發明之實施例的邏輯電路之電路圖；第7A及7B圖係繪示根據本發明之實施例的邏輯電路之電路圖；第8圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第9圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第10圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第11圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第12圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第13圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第14圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第15圖係繪示根據本發明之一實施例的邏輯電路之電路圖；第16圖係繪示根據本發明之一實施例的電晶體之剖面圖；第17A至17D圖係繪示根據本發明之一實施例的電晶體之製造方法的剖面圖；第18A至18E圖係繪示根據本發明之一實施例的氧化物材料之結構圖；第19A至19C圖係繪示根據本發明之一實施例的氧化物材料之結構圖；第20A至20C圖係繪示根據本發明之一實施例的氧化物材料之結構圖；第21圖係顯示包括氧化物半導體之電晶體中的場效移動率之閘極電壓依賴性之計算結果的圖；第22A至22C圖係各顯示包括氧化物半導體之電晶體中的汲極電流與移動率之閘極電壓依賴性之計算結果的圖；第23A至23C圖係各顯示包括氧化物半導體之電晶體中的汲極電流與移動率之閘極電壓依賴性之計算結果的圖；第24A至24C圖係各顯示包括氧化物半導體之電晶體中的汲極電流與移動率之閘極電壓依賴性之計算結果的圖；及第25A及25B圖係繪示用於計算的電晶體之剖面結構圖。
    11‧‧‧第一輸入端
    12‧‧‧第二輸入端
    13‧‧‧輸出端
    14‧‧‧主邏輯電路部
    18‧‧‧第一電晶體
    19‧‧‧第二電晶體
    30‧‧‧邏輯電路
    IN_1‧‧‧輸入電位信號
    IN_2‧‧‧輸入電位信號
    OUT‧‧‧輸出電位信號
    VDD‧‧‧高電位端電源電位
    VSS‧‧‧低電位端電源電位
    权利要求:
    Claims (25)
    [1] 一種邏輯電路，包含：一第一輸入端；一第二輸入端；一第一電晶體，包含一第一氧化物半導體層；一第二電晶體，包含一第二氧化物半導體層；一輸出端；及一主邏輯電路部，其中該第一電晶體之源極和汲極之其一者係電性連接該第一輸入端，且該第一電晶體之該源極和該汲極之另一者係電性連接該主邏輯電路部，其中該第二電晶體之源極和汲極之其一者係電性連接該第二輸入端，且該第二電晶體之該源極和該汲極之另一者係電性連接該主邏輯電路部，且其中該主邏輯電路部係電性連接一第一電源電位線、一第二電源電位線、及該輸出端。
    [2] 如申請專利範圍第1項所述之邏輯電路，其中該第一電晶體和該第二電晶體各具有在截止狀態下之每微米通道寬度小於或等於1×10-17A的洩漏電流。
    [3] 如申請專利範圍第1項所述之邏輯電路，其中包括該第一電晶體之該源極和該汲極之另一者的一第一節點係配置以當該第一電晶體在截止狀態時便在浮置狀態中，且其中包括該第二電晶體之該源極和該汲極之另一者的一第二節點係配置以當該第二電晶體在截止狀態時便在浮置狀態中。
    [4] 如申請專利範圍第1項所述之邏輯電路，其中該第一氧化物半導體層和該第二氧化物半導體層各包含銦、鎵、及鋅。
    [5] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出低電位端電源電位。
    [6] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出低電位端電源電位。
    [7] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出低電位端電源電位。
    [8] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出低電位端電源電位。
    [9] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端或該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號或低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出低電位端電源電位。
    [10] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號或低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端或該第二輸入端時，輸出低電位端電源電位。
    [11] 如申請專利範圍第1項所述之邏輯電路，其中該主邏輯電路部係NAND電路、NOR電路、AND電路、OR電路、XOR電路、及XNOR電路之任一者。
    [12] 一種邏輯電路，包含：一第一輸入端；一輸出端；及一主邏輯電路部，包含：一第一電晶體，包含一第一氧化物半導體層；及一第二電晶體，包含一第二氧化物半導體層，其中該第一輸入端係電性連接該主邏輯電路部，其中該第一電晶體之源極和汲極之其一者係電性連接一第一電源電位線，其中該第二電晶體之源極和汲極之其一者係電性連接一第二電源電位線，且其中該第一電晶體之該源極和該汲極之另一者、該第二電晶體之該源極和該汲極之另一者、及該輸出端係彼此電性連接。
    [13] 如申請專利範圍第12項所述之邏輯電路，其中該第一電晶體和該第二電晶體各具有在截止狀態下之每微米通道寬度小於或等於1×10-17A的洩漏電流。
    [14] 如申請專利範圍第12項所述之邏輯電路，其中包括該第一電晶體之該源極和該汲極之另一者的一節點係配置以當該第一電晶體和該第二電晶體在截止狀態時便在浮置狀態中。
    [15] 如申請專利範圍第12項所述之邏輯電路，其中該第一氧化物半導體層和該第二氧化物半導體層各包含銦、鎵、及鋅。
    [16] 如申請專利範圍第12項所述之邏輯電路，其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端時，輸出低電位端電源電位。
    [17] 如申請專利範圍第12項所述之邏輯電路，其中該主邏輯電路部係一NOT電路。
    [18] 如申請專利範圍第12項所述之邏輯電路，更包含一電性連接該主邏輯電路部的第二輸入端。
    [19] 如申請專利範圍第18項所述之邏輯電路，其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出低電位端電源電位。
    [20] 如申請專利範圍第18項所述之邏輯電路，其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出低電位端電源電位。
    [21] 如申請專利範圍第18項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出低電位端電源電位。
    [22] 如申請專利範圍第18項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端和該第二輸入端之至少一者時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出低電位端電源電位。
    [23] 如申請專利範圍第18項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端或該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號或低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出低電位端電源電位。
    [24] 如申請專利範圍第18項所述之邏輯電路，其中該邏輯電路係配置以當將高電位輸入信號或低電位輸入信號輸入至該第一輸入端和該第二輸入端時，輸出高電位端電源電位，且其中該邏輯電路係配置以當將高電位輸入信號輸入至該第一輸入端或該第二輸入端時，輸出低電位端電源電位。
    [25] 如申請專利範圍第18項所述之邏輯電路，其中該主邏輯電路部係NAND電路、NOR電路、AND電路、OR電路、XOR電路、及XNOR電路之任一者。
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    同族专利:
    公开号 | 公开日
    KR20120125188A|2012-11-14|
    TWI568181B|2017-01-21|
    US9444459B2|2016-09-13|
    KR101900105B1|2018-09-18|
    JP6076616B2|2017-02-08|
    US20120280715A1|2012-11-08|
    JP2012253751A|2012-12-20|
    引用文献:
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    法律状态:
    2021-10-21| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011103821||2011-05-06||
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